JPH0348938A - 仮想計算機方式 - Google Patents
仮想計算機方式Info
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- JPH0348938A JPH0348938A JP18546289A JP18546289A JPH0348938A JP H0348938 A JPH0348938 A JP H0348938A JP 18546289 A JP18546289 A JP 18546289A JP 18546289 A JP18546289 A JP 18546289A JP H0348938 A JPH0348938 A JP H0348938A
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- 238000000034 method Methods 0.000 claims abstract description 25
- 230000003213 activating effect Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- NSXJEEMTGWMJPY-UHFFFAOYSA-N 9-[3-(3-carbazol-9-ylphenyl)phenyl]carbazole Chemical compound C12=CC=CC=C2C2=CC=CC=C2N1C1=CC(C=2C=CC=C(C=2)N2C3=CC=CC=C3C3=CC=CC=C32)=CC=C1 NSXJEEMTGWMJPY-UHFFFAOYSA-N 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想計算機方式に関し、特に実プロセツサ上で
複数の仮想計算機を実現する仮想計算機方式に関する。
複数の仮想計算機を実現する仮想計算機方式に関する。
（従来の技術〕
近年、ディジタル電子計算機の応用分野が飛躍的拡大を
遂げるに伴い、大規模な記憶空間が必要となり、実際の
主記憶装置の空間量を意識せずに記憶空間を拡大できる
仮想記憶方式が利用され、さらにこの仮想記憶方式の延
長として、一つの実計算機上で複数の計算機を実現する
仮想計算機方式が実用化されるに至った。
遂げるに伴い、大規模な記憶空間が必要となり、実際の
主記憶装置の空間量を意識せずに記憶空間を拡大できる
仮想記憶方式が利用され、さらにこの仮想記憶方式の延
長として、一つの実計算機上で複数の計算機を実現する
仮想計算機方式が実用化されるに至った。
仮想計算機方式では、主記憶や入出力装置は勿論、中央
処理装置も含む全てのハードウェア資源を複数の計算機
間で恰も共有しているように、複数のオペレーティング
システム（以下に、Ｏ８と称す）が一つの実計算機ハー
ドウェア（ペア・マシン＝ＢＡＲＥ ＭＡＣＨＩＮＥ、
以下に、ＢＭと称す）の上で見掛は上同時に走行するこ
とが可能でアシ、稼働中のシステムのサービスを停止す
ることなく、新しく開発されるシステムのデバグやテス
トの実施、或いはハードウェア資源の使用効率を高めて
実ハードウェアの実質コストの低下を可能にするなどの
効果があることから脚光を浴びるようになった・ 第４図は従来の仮想計算機方式によるデータ処理装置の
一例を示す制御構造図である。
処理装置も含む全てのハードウェア資源を複数の計算機
間で恰も共有しているように、複数のオペレーティング
システム（以下に、Ｏ８と称す）が一つの実計算機ハー
ドウェア（ペア・マシン＝ＢＡＲＥ ＭＡＣＨＩＮＥ、
以下に、ＢＭと称す）の上で見掛は上同時に走行するこ
とが可能でアシ、稼働中のシステムのサービスを停止す
ることなく、新しく開発されるシステムのデバグやテス
トの実施、或いはハードウェア資源の使用効率を高めて
実ハードウェアの実質コストの低下を可能にするなどの
効果があることから脚光を浴びるようになった・ 第４図は従来の仮想計算機方式によるデータ処理装置の
一例を示す制御構造図である。
従来の仮想計算機方式によるデータ処理装置の制御構造
は、第４図のようになっている。すなわち、ＢＭ上で動
作するＢＭ−Ｏ８のもとに一つの７Ｍプロセスがあり、
各仮想計算機（パーチャル・マシン＝Ｎ’ＩＲＴＬＡＬ
ＭｋＣＨＩＮＥ、 以下Ｋ、ＶＭと称す）のソフトウ
ェア・シミュレーション処理を行う。ソフトウェア・シ
ミュレーシ舊ン処理とは、ＶＭ上で直接実行すると不都
合の起きる命令（例えば、入出力命令、システム制御命
令、構成制御命令等）の実行をソフトウェアでシミュレ
ーションするものである。また、各ＶＭ毎に一つのｖｐ
プロセスがあシ、ＥＸＥＣＶＰ命令によりＶＭを実行す
る。即ち、ＶＭは、ＢＭ上の一つの命令であるＥＸＥＣ
ＶＰ命令の中に閉じ込められている。
は、第４図のようになっている。すなわち、ＢＭ上で動
作するＢＭ−Ｏ８のもとに一つの７Ｍプロセスがあり、
各仮想計算機（パーチャル・マシン＝Ｎ’ＩＲＴＬＡＬ
ＭｋＣＨＩＮＥ、 以下Ｋ、ＶＭと称す）のソフトウ
ェア・シミュレーション処理を行う。ソフトウェア・シ
ミュレーシ舊ン処理とは、ＶＭ上で直接実行すると不都
合の起きる命令（例えば、入出力命令、システム制御命
令、構成制御命令等）の実行をソフトウェアでシミュレ
ーションするものである。また、各ＶＭ毎に一つのｖｐ
プロセスがあシ、ＥＸＥＣＶＰ命令によりＶＭを実行す
る。即ち、ＶＭは、ＢＭ上の一つの命令であるＥＸＥＣ
ＶＰ命令の中に閉じ込められている。
そして、これらの７ＭプロセスとｖＰプロセスとは、他
のユーザジョブであるＢＭ ＪＯＢと同様にＢＭ上の
Ｂ Ｍ−ＯＳのもとで動作する一つのジョブとなってい
る。
のユーザジョブであるＢＭ ＪＯＢと同様にＢＭ上の
Ｂ Ｍ−ＯＳのもとで動作する一つのジョブとなってい
る。
上述した従来の仮想計算機方式は、各ＶＭのソフトウェ
ア・シミュレーション処理に際して生じるオーバヘッド
ロスが太きいという欠点を有している。
ア・シミュレーション処理に際して生じるオーバヘッド
ロスが太きいという欠点を有している。
また、従来の仮想計算機方式は、新しいアーキテクチャ
のＶＭの実現を追加するたびに、それに合わせたソフト
ウェア・シミュレーシ１ン処理の変更や追加を行わねば
ならず、稼働中のシステムのサービスを停止することな
く、新しく開発されるシステムのデバッグやテストを実
施するというニーズに応じることが困難であるという欠
点を有している。
のＶＭの実現を追加するたびに、それに合わせたソフト
ウェア・シミュレーシ１ン処理の変更や追加を行わねば
ならず、稼働中のシステムのサービスを停止することな
く、新しく開発されるシステムのデバッグやテストを実
施するというニーズに応じることが困難であるという欠
点を有している。
本発明の仮想計算機方式は、実計算機ハードウェア上で
複数の仮想計算機を実現する仮想計算機方式において、 該仮想計算機を識別する仮想計算機番号と、該仮想計算
機に実行可能なプロセスが存在しないアイドル状態であ
ることを表示する仮想計算機状態語と、 該仮想計算機を活性化する第一の手段と、該仮想計算機
の前記仮想計算機番号および前記仮想計算機状態語並び
に仮想計算機制御ブロックの先頭番地を含む実行可能な
仮想計算機エントリーと、 前記第一の手段により活性化された複数の実行可能な前
記仮想計算機エン） ＩＪ−を前記実計算機ハードウェ
ア上で実行が許される順序に繋げておく待ち行列と、 一定時間間隔で割り込みを発生する計時手段と、前記計
時手段からの割少込みにより、前記実計算機ハードウェ
ア上で実行中の該仮想計算機の実行を中断して、この該
仮想計算機の前記仮想計算機エンドｖを前記待ち行列の
最後尾に繋ぎ、更に前記待ち行列の先頭から実行可能な
前記仮想計算機エン） ＩＪ−の前記仮想計算機状態語
を検査してアイドル状態でない前記仮想計算機エントリ
ーを発見して前記待ち行列から外し、この前記仮想計算
機エントリーの核仮想計算機を前記実計算機ハードウェ
ア上で実行に移す第二の手段と、前記実計算機ハードウ
ェア上で実行中の該仮想計算機がアイドル状態に陥った
ときに、直ちにこの該仮想計算機の前記仮想計算機エン
） ＩＪを前記待ち行列の最後尾に繋ぎ、東にこの前記
仮想計算機エントリーの前記仮想計算機状態語をアイド
ル状態にするとともに前記計時手段の割）込み時間間隔
の起点を修正し、更に前記待ち行列の先頭から実行可能
な前記仮想計算機エントリーの前記仮想計算機状態語を
検査してアイドル状態でない前記仮想計算機エントリー
を発見して前記待ち行列から外し、この前記仮想計算機
エン） ＩＪ−の該仮想計算機を前記実計算機ハードウ
ェア上で実行に移す第三の手段と、 を有して構成されている。
複数の仮想計算機を実現する仮想計算機方式において、 該仮想計算機を識別する仮想計算機番号と、該仮想計算
機に実行可能なプロセスが存在しないアイドル状態であ
ることを表示する仮想計算機状態語と、 該仮想計算機を活性化する第一の手段と、該仮想計算機
の前記仮想計算機番号および前記仮想計算機状態語並び
に仮想計算機制御ブロックの先頭番地を含む実行可能な
仮想計算機エントリーと、 前記第一の手段により活性化された複数の実行可能な前
記仮想計算機エン） ＩＪ−を前記実計算機ハードウェ
ア上で実行が許される順序に繋げておく待ち行列と、 一定時間間隔で割り込みを発生する計時手段と、前記計
時手段からの割少込みにより、前記実計算機ハードウェ
ア上で実行中の該仮想計算機の実行を中断して、この該
仮想計算機の前記仮想計算機エンドｖを前記待ち行列の
最後尾に繋ぎ、更に前記待ち行列の先頭から実行可能な
前記仮想計算機エン） ＩＪ−の前記仮想計算機状態語
を検査してアイドル状態でない前記仮想計算機エントリ
ーを発見して前記待ち行列から外し、この前記仮想計算
機エントリーの核仮想計算機を前記実計算機ハードウェ
ア上で実行に移す第二の手段と、前記実計算機ハードウ
ェア上で実行中の該仮想計算機がアイドル状態に陥った
ときに、直ちにこの該仮想計算機の前記仮想計算機エン
） ＩＪを前記待ち行列の最後尾に繋ぎ、東にこの前記
仮想計算機エントリーの前記仮想計算機状態語をアイド
ル状態にするとともに前記計時手段の割）込み時間間隔
の起点を修正し、更に前記待ち行列の先頭から実行可能
な前記仮想計算機エントリーの前記仮想計算機状態語を
検査してアイドル状態でない前記仮想計算機エントリー
を発見して前記待ち行列から外し、この前記仮想計算機
エン） ＩＪ−の該仮想計算機を前記実計算機ハードウ
ェア上で実行に移す第三の手段と、 を有して構成されている。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の仮想計算機方式の一実施例を示すブロ
ック図である。また、第２図（イ）、（ロ）は本実施例
のＶＭディスパッチ機構の動作の一例を示すフローチャ
ートである。
ック図である。また、第２図（イ）、（ロ）は本実施例
のＶＭディスパッチ機構の動作の一例を示すフローチャ
ートである。
第１図に示すように、本実施例は、主記憶（メインメモ
リ）ｌ、ＶＭディスバッチ機構２、ＶＭディスパッチタ
イマ３を有している。
リ）ｌ、ＶＭディスバッチ機構２、ＶＭディスパッチタ
イマ３を有している。
そして、主記憶ＩＶＣは、仮想計算機の活性化命令（図
示せず）により活性化された仮想計算機の仮想計算機番
号ｖＭ＃と仮想計算機制御ブロックの先頭番地ＶＭＣＢ
Ｐと次へのポインタＮＬと仮想計算機状態語ＶＭＳＴと
を含む待ち行列の仮想計算機エントリ１０２，１０３，
１０４、及びこれらの待ち行列の先頭を指示する先頭指
示ポインタ１０１、これらの待ち行列にその先頭番地を
有する各仮想計算機の仮想計算機制御ブロック１１２，
１１３゜１１４が存在する。
示せず）により活性化された仮想計算機の仮想計算機番
号ｖＭ＃と仮想計算機制御ブロックの先頭番地ＶＭＣＢ
Ｐと次へのポインタＮＬと仮想計算機状態語ＶＭＳＴと
を含む待ち行列の仮想計算機エントリ１０２，１０３，
１０４、及びこれらの待ち行列の先頭を指示する先頭指
示ポインタ１０１、これらの待ち行列にその先頭番地を
有する各仮想計算機の仮想計算機制御ブロック１１２，
１１３゜１１４が存在する。
そこで、第２図（イ）、（ロ）に示すように、実計算機
上で仮想計算機の活性化命令（図示せず）が発行される
と、先ずＶＭディスパッチ機構２が起動されて実計算機
上で何れかの仮想計算機が実行されているかどうかが検
査される。（ステップ８１゜８２．８９） 実計算機上で何れの仮想計算機も実行されていなければ
、該当の仮想計算機は直ちに実計算機上で実行に移され
る。（ステップ８１２）−万、何れかの仮想計算機が実
行されていれば、待ち行列の最後尾に繋ぐだけで、実計
算機上で実行中の仮想計算機はそのまま実行状態にある
。
上で仮想計算機の活性化命令（図示せず）が発行される
と、先ずＶＭディスパッチ機構２が起動されて実計算機
上で何れかの仮想計算機が実行されているかどうかが検
査される。（ステップ８１゜８２．８９） 実計算機上で何れの仮想計算機も実行されていなければ
、該当の仮想計算機は直ちに実計算機上で実行に移され
る。（ステップ８１２）−万、何れかの仮想計算機が実
行されていれば、待ち行列の最後尾に繋ぐだけで、実計
算機上で実行中の仮想計算機はそのまま実行状態にある
。
（ステップ５１０）
このようにして、幾つかの活性化された仮想計算機は、
実行可能な仮想計算機エントリーの形で実計算機上で実
行が許される順序ＫＶＭ待ち行列に繋げられる。
実行可能な仮想計算機エントリーの形で実計算機上で実
行が許される順序ＫＶＭ待ち行列に繋げられる。
第１図に実行可能な仮想計算機エン） ＩＪ−をＶＭ待
ち行列に繋げた様子を示している。実行可能な仮想計算
機エントリーＫＶｉ、仮想計算機を識別する仮想計算機
番号ｖＭ＃と、仮想計算機に実行可能なプロセスが存在
しないアイドル状態であることを表示する仮想計算機状
態語ＶＭＳＴと、仮想計算機制御ブロックの先頭番地Ｖ
ＭＣＢＰとを含んでいる。
ち行列に繋げた様子を示している。実行可能な仮想計算
機エントリーＫＶｉ、仮想計算機を識別する仮想計算機
番号ｖＭ＃と、仮想計算機に実行可能なプロセスが存在
しないアイドル状態であることを表示する仮想計算機状
態語ＶＭＳＴと、仮想計算機制御ブロックの先頭番地Ｖ
ＭＣＢＰとを含んでいる。
この状態で、各仮想計算機が均等に実計算機ハードウェ
ア上で実行に移されるために、ＶＭディスパッチタイマ
３は、一定時間間隔で割り込みを発生し、この割り込み
によってＶＭディスパッチ機構２は以下の操作を行う。
ア上で実行に移されるために、ＶＭディスパッチタイマ
３は、一定時間間隔で割り込みを発生し、この割り込み
によってＶＭディスパッチ機構２は以下の操作を行う。
（ステップ８３）■ 実計算機上で実行中の仮想計算機
の実行を中断する。（ステップｓ４） ■ その仮想計算機をＶＭ待ち行列の最後尾に繋ぐ。（
ステップ８ｓ） ■ ＶＭ待ち行列の先頭から実行可能な仮想計算機エン
） ＩＪ−の仮想計算機状態語を検査してアイドル状態
でない仮想計算機エントリーを発見する。（ステップ８
６，８７，８１１）■ 発見した仮想計算機エントリー
をＶＭ待ち行列から外し、対応する仮想計算機を実計算
機ハードウェア上で実行に移す。（ステップ８８．５１
２） 一方、現在実計算機上で実行中の仮想計算機が実行可能
なプロセスが存在しないアイドル状態に陥ったときに、
システムとしてのスループットを向上させるためには、
ＶＭディスバッチタイマ３の割り込み以前であっても直
ちに実計算機ノ・−ドウエアを他の仮想計算機に明は渡
すのが良い。このような場合に、ｖＭディスバッチ機構
２は以下の操作を行う。（ステップＳ１） ■ 実行可能なプロセスが存在しない状態（アイドル状
態）Ｋ陥った仮想計算機を実行可能な仮想計算機エン）
ＩＪ−によってＶＭ待ち行列の最後尾に繋ぐ。（ステ
ップ５１３）■ その仮想計算機の仮想計算機エン）
ＩＪ−にある仮想計算機状態語ＶＭＳＴをアイドル状態
にする。（ステップ５１４） ■ 同時ＫＶＭディスパッチタイマ３０割り込み時間間
隔の起点を修正する。（ステップ５１５） ■ ＶＭ待ち行列の先頭から実行可能な仮想計算機エン
トリーの仮想計算機状態語を検査してアイドル状態でな
いエントリーを発見する。
の実行を中断する。（ステップｓ４） ■ その仮想計算機をＶＭ待ち行列の最後尾に繋ぐ。（
ステップ８ｓ） ■ ＶＭ待ち行列の先頭から実行可能な仮想計算機エン
） ＩＪ−の仮想計算機状態語を検査してアイドル状態
でない仮想計算機エントリーを発見する。（ステップ８
６，８７，８１１）■ 発見した仮想計算機エントリー
をＶＭ待ち行列から外し、対応する仮想計算機を実計算
機ハードウェア上で実行に移す。（ステップ８８．５１
２） 一方、現在実計算機上で実行中の仮想計算機が実行可能
なプロセスが存在しないアイドル状態に陥ったときに、
システムとしてのスループットを向上させるためには、
ＶＭディスバッチタイマ３の割り込み以前であっても直
ちに実計算機ノ・−ドウエアを他の仮想計算機に明は渡
すのが良い。このような場合に、ｖＭディスバッチ機構
２は以下の操作を行う。（ステップＳ１） ■ 実行可能なプロセスが存在しない状態（アイドル状
態）Ｋ陥った仮想計算機を実行可能な仮想計算機エン）
ＩＪ−によってＶＭ待ち行列の最後尾に繋ぐ。（ステ
ップ５１３）■ その仮想計算機の仮想計算機エン）
ＩＪ−にある仮想計算機状態語ＶＭＳＴをアイドル状態
にする。（ステップ５１４） ■ 同時ＫＶＭディスパッチタイマ３０割り込み時間間
隔の起点を修正する。（ステップ５１５） ■ ＶＭ待ち行列の先頭から実行可能な仮想計算機エン
トリーの仮想計算機状態語を検査してアイドル状態でな
いエントリーを発見する。
（ステップ８１６，８１７，８２０）
■ 発見した仮想計算機エントリーをＶＭ待ち行列から
外し、対応する仮想計算機を実計算機ハードウェア上で
実行に移す。（ステップ８１８．８１９） 次に１第３図は本実施例を適用したデータ処理装置の一
例を示す制御構造図である。第３図の制御構造は、第４
図に示す従来の制御構造と比較すると、実計算機ハード
ウェアＢＭの上に各ｖＰプロセスがじかに乗っており、
実計算機全体を制御するＢＭ−ＯＳが存在していない。
外し、対応する仮想計算機を実計算機ハードウェア上で
実行に移す。（ステップ８１８．８１９） 次に１第３図は本実施例を適用したデータ処理装置の一
例を示す制御構造図である。第３図の制御構造は、第４
図に示す従来の制御構造と比較すると、実計算機ハード
ウェアＢＭの上に各ｖＰプロセスがじかに乗っており、
実計算機全体を制御するＢＭ−ＯＳが存在していない。
これは、以上説明した制御方法を採ることにより、各仮
想計算機が実計算機を時分割で完全に占有することが出
来るからであ夛、この目的のために、主記憶空間や外部
記憶装置、入出力装置等は、各仮想計算機ごとに予め排
他的に割９付けちれている。
想計算機が実計算機を時分割で完全に占有することが出
来るからであ夛、この目的のために、主記憶空間や外部
記憶装置、入出力装置等は、各仮想計算機ごとに予め排
他的に割９付けちれている。
以上説明したように、本発明の仮想計算機方式は、各仮
想計算機が動作する際に、７Ｍプロセスがソフトウェア
・シミュレーション処理を行う必要がなく、更に実計算
機上でアイドル状態に陥った仮想計算機により、実計算
機が占領されることがなくなるので、オーバヘッドロス
が生じないという効果を有している。
想計算機が動作する際に、７Ｍプロセスがソフトウェア
・シミュレーション処理を行う必要がなく、更に実計算
機上でアイドル状態に陥った仮想計算機により、実計算
機が占領されることがなくなるので、オーバヘッドロス
が生じないという効果を有している。
更に１本発明の仮想計算機方式は、新しいアーキテクチ
ャのＶＭの実現を追加するたびに、それに合わせたソフ
トウェア・シミュレーション処理の変更や追加を行う必
要も無くなるので、稼働中のシステムのサービスを停止
することなく、新しく開発されるシステムのデバグやテ
ストを実施するというニーズに応じることが容易になる
という効果を有している。
ャのＶＭの実現を追加するたびに、それに合わせたソフ
トウェア・シミュレーション処理の変更や追加を行う必
要も無くなるので、稼働中のシステムのサービスを停止
することなく、新しく開発されるシステムのデバグやテ
ストを実施するというニーズに応じることが容易になる
という効果を有している。
第１図は本発明の仮想計算機方式の一実施例を示すブロ
ック図、第２図（イ）、（ロ）は本実施例のＶＭディス
パッチ機構の動作の一例を示すフローチャート、第３図
は本実施例を適用したデータ処理装置の一例を示す制御
構造図、第４図は従来の仮想計算機方式によるデータ処
理装置の一例を示す制御構造図である。 １・・・主記憶、２・・・ＶＭディスパッチ機構、３・
・・ＶＭディスバッチタイマ、１０１・・・先頭指示ボ
イ／り、１０２，１０３，１０４・・・仮想計算機エン
ド１ハ１１２．１１３，１１４・・・仮想計算機制御ブ
ロック。
ック図、第２図（イ）、（ロ）は本実施例のＶＭディス
パッチ機構の動作の一例を示すフローチャート、第３図
は本実施例を適用したデータ処理装置の一例を示す制御
構造図、第４図は従来の仮想計算機方式によるデータ処
理装置の一例を示す制御構造図である。 １・・・主記憶、２・・・ＶＭディスパッチ機構、３・
・・ＶＭディスバッチタイマ、１０１・・・先頭指示ボ
イ／り、１０２，１０３，１０４・・・仮想計算機エン
ド１ハ１１２．１１３，１１４・・・仮想計算機制御ブ
ロック。
Claims (1)
- 【特許請求の範囲】 実計算機ハードウェア上で複数の仮想計算機を実現する
仮想計算機方式において、 該仮想計算機を識別する仮想計算機番号と、該仮想計算
機に実行可能なプロセスが存在しないアイドル状態であ
ることを表示する仮想計算機状態語と、 該仮想計算機を活性化する第一の手段と、 該仮想計算機の前記仮想計算機番号および前記仮想計算
機状態語並びに仮想計算機制御ブロックの先頭番地を含
む実行可能な仮想計算機エントリーと、 前記第一の手段により活性化された複数の実行可能な前
記仮想計算機エントリーを前記実計算機ハードウェア上
で実行が許される順序に繋げておく待ち行列と、 一定時間間隔で割り込みを発生する計時手段と、前記時
計手段からの割り込みにより、前記実計算機ハードウェ
ア上で実行中の該仮想計算機の実行を中断して、この該
仮想計算機の前記仮想計算機エントリを前記待ち行列の
最後尾に繋ぎ、更に前記待ち行列の先頭から実行可能な
前記仮想計算機エントリーの前記仮想計算機状態語を検
査してアイドル状態でない前記仮想計算機エントリーを
発見して前記待ち行列から外し、この前記仮想計算機エ
ントリーの該仮想計算機を前記実計算機ハードウェア上
で実行に移す第二の手段と、 前記実計算機ハードウェア上で実行中の該仮想計算機が
アイドル状態に陥ったときに、直ちにこの該仮想計算機
の前記仮想計算機エントリを前記持ち行列の最後尾に繋
ぎ、更にこの前記仮想計算機エントリーの前記仮想計算
機状態語をアイドル状態にするとともに前記計時手段の
割り込み時間間隔の起点を修正し、更に前記待ち行列の
先頭から実行可能な前記仮想計算機エントリーの前記仮
想計算機状態語を検査してアイドル状態でない前記仮想
計算機エントリーを発見して前記待ち行列から外し、こ
の前記仮想計算機エントリーの該仮想計算機を前記実計
算機ハードウェア上で実行に移す第三の手段と、 を有することを特徴とする仮想計算機方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18546289A JPH0348938A (ja) | 1989-07-17 | 1989-07-17 | 仮想計算機方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18546289A JPH0348938A (ja) | 1989-07-17 | 1989-07-17 | 仮想計算機方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348938A true JPH0348938A (ja) | 1991-03-01 |
Family
ID=16171212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18546289A Pending JPH0348938A (ja) | 1989-07-17 | 1989-07-17 | 仮想計算機方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520825A (ja) * | 2004-02-04 | 2007-07-26 | インテル・コーポレーション | 待機状態にあるプロセッサ実行リソースの共有 |
-
1989
- 1989-07-17 JP JP18546289A patent/JPH0348938A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007520825A (ja) * | 2004-02-04 | 2007-07-26 | インテル・コーポレーション | 待機状態にあるプロセッサ実行リソースの共有 |
| JP2012104140A (ja) * | 2004-02-04 | 2012-05-31 | Intel Corp | 待機状態にあるプロセッサ実行リソースの共有 |
| US8984517B2 (en) | 2004-02-04 | 2015-03-17 | Intel Corporation | Sharing idled processor execution resources |
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