JPH11184828A - マルチプロセッサシステムのテスト方式 - Google Patents
マルチプロセッサシステムのテスト方式Info
- Publication number
- JPH11184828A JPH11184828A JP9352670A JP35267097A JPH11184828A JP H11184828 A JPH11184828 A JP H11184828A JP 9352670 A JP9352670 A JP 9352670A JP 35267097 A JP35267097 A JP 35267097A JP H11184828 A JPH11184828 A JP H11184828A
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- JP
- Japan
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- processor
- execution
- load
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Abstract
(57)【要約】 （修正有）
【課題】各プロセッサでの命令処理に対する負荷及び各
プロセッサからの入出力要求等の負荷を任意に変化させ
た可変型負荷テスト方式の技術を提供する。 【解決手段】システムとして論理的に結合されているプ
ロセッサ台数を認識し、各プロセッサで実行するプログ
ラムを任意に切替え実行するタイミングを設定するため
の初期設定処理２０１と、前記複数のプロセッサに対応
したプログラムをロードするためのプロセッサ対応プロ
グラムローディング処理２０２と、各プロセッサで実行
するプログラムを任意に選択するための実行プログラム
選択処理２０３と、選択したプログラムを実行するため
のプログラム実行処理２０４と、任意のタイミングで実
行プログラムを切替えるためのタイマ割込み処理２０５
を有することにより、各プロセッサの命令処理に対する
負荷及び各プロセッサからの入出力要求等の負荷を任意
に変化させた、可変型負荷テストを実行する。
プロセッサからの入出力要求等の負荷を任意に変化させ
た可変型負荷テスト方式の技術を提供する。 【解決手段】システムとして論理的に結合されているプ
ロセッサ台数を認識し、各プロセッサで実行するプログ
ラムを任意に切替え実行するタイミングを設定するため
の初期設定処理２０１と、前記複数のプロセッサに対応
したプログラムをロードするためのプロセッサ対応プロ
グラムローディング処理２０２と、各プロセッサで実行
するプログラムを任意に選択するための実行プログラム
選択処理２０３と、選択したプログラムを実行するため
のプログラム実行処理２０４と、任意のタイミングで実
行プログラムを切替えるためのタイマ割込み処理２０５
を有することにより、各プロセッサの命令処理に対する
負荷及び各プロセッサからの入出力要求等の負荷を任意
に変化させた、可変型負荷テストを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、マルチプロセッサ
システムのテスト方式に関し、特に各プロセッサの命令
処理に対する負荷及び各プロセッサからの入出力要求等
の負荷を任意に変化させた、可変型負荷テストの実行を
特徴とする、マルチプロセッサシステムのテスト方式に
関する。
システムのテスト方式に関し、特に各プロセッサの命令
処理に対する負荷及び各プロセッサからの入出力要求等
の負荷を任意に変化させた、可変型負荷テストの実行を
特徴とする、マルチプロセッサシステムのテスト方式に
関する。
【０００２】
【従来の技術】従来、マルチプロセッサシステムを評価
するためのテストに関する技術としては、例えば特開平
９−７３４３５号広報に記載されているように、各プロ
セッサで実行可能なプログラムを自動的に選択し実行す
る方式に関するものであった。
するためのテストに関する技術としては、例えば特開平
９−７３４３５号広報に記載されているように、各プロ
セッサで実行可能なプログラムを自動的に選択し実行す
る方式に関するものであった。
【０００３】
【発明が解決しようとする課題】上述した、従来のマル
チプロセッサシステムを評価するためのテストでは、各
プロセッサに任意のプログラムを置き、これらを任意の
時間で任意に切替え実行するものではなく、各プロセッ
サでの命令処理に対する負荷及び各プロセッサからの入
出力要求等の負荷を任意に変化させたテストを実現する
ものではなかった。
チプロセッサシステムを評価するためのテストでは、各
プロセッサに任意のプログラムを置き、これらを任意の
時間で任意に切替え実行するものではなく、各プロセッ
サでの命令処理に対する負荷及び各プロセッサからの入
出力要求等の負荷を任意に変化させたテストを実現する
ものではなかった。
【０００４】本発明の目的は、上記従来技術の問題を解
決し、マルチプロセッサシステムにおいて、各プロセッ
サでの命令処理に対する負荷及び各プロセッサからの入
出力要求等の負荷を任意に変化させた可変型負荷テスト
方式の技術を提供することにある。
決し、マルチプロセッサシステムにおいて、各プロセッ
サでの命令処理に対する負荷及び各プロセッサからの入
出力要求等の負荷を任意に変化させた可変型負荷テスト
方式の技術を提供することにある。
【０００５】
【課題を解決するための手段】本発明のマルチプロセッ
サシステムのテスト方式は、システムとして論理的に結
合されているプロセッサ台数を認識し、各プロセッサで
実行するプログラムを固定せず、任意に切替え実行する
タイミングを設定するための初期設定処理と、前記複数
のプロセッサに対応したプログラムをロードするための
プロセッサ対応プログラムローディング処理と、前記複
数のプロセッサの各プロセッサで実行するプログラムを
任意に選択するための実行プログラム選択処理と、選択
したプログラムを実行するためのプログラム実行処理
と、任意のタイミングで実行プログラムを切替えるため
のタイマ割込み処理を有する。
サシステムのテスト方式は、システムとして論理的に結
合されているプロセッサ台数を認識し、各プロセッサで
実行するプログラムを固定せず、任意に切替え実行する
タイミングを設定するための初期設定処理と、前記複数
のプロセッサに対応したプログラムをロードするための
プロセッサ対応プログラムローディング処理と、前記複
数のプロセッサの各プロセッサで実行するプログラムを
任意に選択するための実行プログラム選択処理と、選択
したプログラムを実行するためのプログラム実行処理
と、任意のタイミングで実行プログラムを切替えるため
のタイマ割込み処理を有する。
【０００６】初期設定処理は、システムとして論理的に
結合されているプロセッサ台数を認識し、各プロセッサ
で実行するプログラムを固定せず、任意に切替え実行す
るタイミングを設定する。プロセッサ対応プログラムロ
ーディング処理は、複数のプロセッサに対応したプログ
ラムをロードする。実行プログラム選択処理は、複数の
プロセッサの各プロセッサで実行するプログラムを任意
に選択する。プログラム実行処理は、選択したプログラ
ムを実行する。タイマ割込み処理は、任意のタイミング
で実行プログラムを切替えるためのタイマ割込を処理す
る。
結合されているプロセッサ台数を認識し、各プロセッサ
で実行するプログラムを固定せず、任意に切替え実行す
るタイミングを設定する。プロセッサ対応プログラムロ
ーディング処理は、複数のプロセッサに対応したプログ
ラムをロードする。実行プログラム選択処理は、複数の
プロセッサの各プロセッサで実行するプログラムを任意
に選択する。プログラム実行処理は、選択したプログラ
ムを実行する。タイマ割込み処理は、任意のタイミング
で実行プログラムを切替えるためのタイマ割込を処理す
る。
【０００７】
【発明の実施の形態】以下、本発明の一実施例を図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の一実施例の４台構成のマ
ルチプロセッサシステムを示すブロック図である。
ルチプロセッサシステムを示すブロック図である。
【０００９】図１に示すように、本実施例のマルチプロ
セッサシステムは、システム全体のプログラムの実行を
制御するための実行制御プログラムを含むメインプロセ
ッサ１０１、プログラムを実行するサブプロセッサ１０
２ａ、１０２ｂ、１０２ｃ、入出力制御のための入出力
制御装置１０３、ネットワーク網・ネットワーク装置を
制御するためのネットワーク制御装置１０４、記憶装置
制御論理１０５、記憶装置１０６、記憶装置に格納され
ているシステム全体のプログラムの実行を制御するため
の実行制御プログラム１０７、マルチプロセッサシステ
ムの各プロセッサで実行するプログラム群１０８から構
成する。
セッサシステムは、システム全体のプログラムの実行を
制御するための実行制御プログラムを含むメインプロセ
ッサ１０１、プログラムを実行するサブプロセッサ１０
２ａ、１０２ｂ、１０２ｃ、入出力制御のための入出力
制御装置１０３、ネットワーク網・ネットワーク装置を
制御するためのネットワーク制御装置１０４、記憶装置
制御論理１０５、記憶装置１０６、記憶装置に格納され
ているシステム全体のプログラムの実行を制御するため
の実行制御プログラム１０７、マルチプロセッサシステ
ムの各プロセッサで実行するプログラム群１０８から構
成する。
【００１０】図２は、本発明の一実施例のテスト方式の
環境を示すブロック図である。
環境を示すブロック図である。
【００１１】実行制御プログラム２００は、初期設定処
理２０１、プロセッサ対応プログラムローディング処理
２０２、実行プログラム選択処理２０３、プログラム実
行処理２０４、タイマ割込み処理２０５を有する。プロ
グラム群・テーブル２０６は、実行制御プログラム２０
７、プログラム群２０８、プロセッサ実行プログラム監
視テーブル２０９、実行プログラム状態表示テーブル２
１０を有する。
理２０１、プロセッサ対応プログラムローディング処理
２０２、実行プログラム選択処理２０３、プログラム実
行処理２０４、タイマ割込み処理２０５を有する。プロ
グラム群・テーブル２０６は、実行制御プログラム２０
７、プログラム群２０８、プロセッサ実行プログラム監
視テーブル２０９、実行プログラム状態表示テーブル２
１０を有する。
【００１２】図３は、本発明の一実施例の４台構成のマ
ルチプロセッサシステムにおける、プロセッサ実行プロ
グラム監視テーブルを示す。
ルチプロセッサシステムにおける、プロセッサ実行プロ
グラム監視テーブルを示す。
【００１３】メインプロセッサ用テーブルには実行制御
プログラムと実行されるプログラム、サブプロセッサ１
〜３には実行されるプログラムの情報を、実行監視デー
タとして格納する。
プログラムと実行されるプログラム、サブプロセッサ１
〜３には実行されるプログラムの情報を、実行監視デー
タとして格納する。
【００１４】図４は、本発明の一実施例の４台構成のマ
ルチプロセッサシステムにおける、実行プログラム状態
表示テーブルを示す。データの内容は、各プロセッサで
の実行プログラムを示すプログラム実行状態表示デー
タ、タイマ割込みにより中断されたプログラムの位置を
示すトラップポインタ、中断時のハードウェアレジスタ
等ハードウェアリソースを退避し、プログラムを再開す
る時に中断時のハードウェアレジスタ等ハードウェアリ
ソースを回復するためのハードウェアリソース格納エリ
ア、プログラムで入出力制御を伴う場合に入出力制御状
態を示す入出力制御識別データ、プログラムでネットワ
ークに対する制御を伴う場合にネットワーク制御状態を
示すネットワーク制御識別データから構成する。
ルチプロセッサシステムにおける、実行プログラム状態
表示テーブルを示す。データの内容は、各プロセッサで
の実行プログラムを示すプログラム実行状態表示デー
タ、タイマ割込みにより中断されたプログラムの位置を
示すトラップポインタ、中断時のハードウェアレジスタ
等ハードウェアリソースを退避し、プログラムを再開す
る時に中断時のハードウェアレジスタ等ハードウェアリ
ソースを回復するためのハードウェアリソース格納エリ
ア、プログラムで入出力制御を伴う場合に入出力制御状
態を示す入出力制御識別データ、プログラムでネットワ
ークに対する制御を伴う場合にネットワーク制御状態を
示すネットワーク制御識別データから構成する。
【００１５】図５は、本発明の一実施例の実行プログラ
ム状態表示テーブルのうち、プログラム実行状態表示デ
ータの内容を示す。データの内容は、プログラムの走行
状態を示す状態表示、走行プログラムの種別を示すプロ
グラム名から構成する。
ム状態表示テーブルのうち、プログラム実行状態表示デ
ータの内容を示す。データの内容は、プログラムの走行
状態を示す状態表示、走行プログラムの種別を示すプロ
グラム名から構成する。
【００１６】図６は、本発明の一実施例の実行プログラ
ム状態表示テーブルのうち、入出力制御識別データの内
容を示す。データの内容は、プログラムに対する入出力
装置の割当を示す割当表示、入出力装置の起動状態を示
す状態表示、入出力装置アドレスから構成する。
ム状態表示テーブルのうち、入出力制御識別データの内
容を示す。データの内容は、プログラムに対する入出力
装置の割当を示す割当表示、入出力装置の起動状態を示
す状態表示、入出力装置アドレスから構成する。
【００１７】図７は、本発明の一実施例の実行プログラ
ム状態表示テーブルのうち、ネットワーク制御識別デー
タの内容を示す。データの内容は、プログラムに対する
ネットワークの割当を示す割当表示、ネットワークの起
動状態を示す状態表示、ネットワーク装置アドレスから
構成する。
ム状態表示テーブルのうち、ネットワーク制御識別デー
タの内容を示す。データの内容は、プログラムに対する
ネットワークの割当を示す割当表示、ネットワークの起
動状態を示す状態表示、ネットワーク装置アドレスから
構成する。
【００１８】図８は、本発明の一実施例の４台構成のマ
ルチプロセッサシステムにおいて、各プロセッサでの命
令処理に対する負荷及び各プロセッサからの入出力要求
等の負荷を任意に変化させた場合のプログラム実行状態
を示すタイムチャートである。
ルチプロセッサシステムにおいて、各プロセッサでの命
令処理に対する負荷及び各プロセッサからの入出力要求
等の負荷を任意に変化させた場合のプログラム実行状態
を示すタイムチャートである。
【００１９】メインプロセッサ、サブプロセッサともに
一定の間隔でタイマによる割込みを受け、任意のプログ
ラムに実行を遷移することにより、各プロセッサ及びシ
ステムでの実行プログラムの組合せは実行プログラム組
合せで示すような状態となり、各プロセッサでの命令処
理に対する負荷及び各プロセッサからの入出力要求等の
負荷を任意に変化させることを実現する。
一定の間隔でタイマによる割込みを受け、任意のプログ
ラムに実行を遷移することにより、各プロセッサ及びシ
ステムでの実行プログラムの組合せは実行プログラム組
合せで示すような状態となり、各プロセッサでの命令処
理に対する負荷及び各プロセッサからの入出力要求等の
負荷を任意に変化させることを実現する。
【００２０】このうちメインプロセッサのみ入出力起動
を伴う方式であり、入出力起動を行うプログラムＡは入
出力動作が終了する（入出力割込みが発生する）まで実
行の遷移を抑止する。このことはサブプロセッサにおい
ても同様であり、またネットワーク装置に対する起動時
も、入出力装置に対する起動と同様の処理を行う。
を伴う方式であり、入出力起動を行うプログラムＡは入
出力動作が終了する（入出力割込みが発生する）まで実
行の遷移を抑止する。このことはサブプロセッサにおい
ても同様であり、またネットワーク装置に対する起動時
も、入出力装置に対する起動と同様の処理を行う。
【００２１】次に、本実施例の動作について図面を参照
して説明する。
して説明する。
【００２２】図１に示すように、システムは複数のプロ
セッサ、入出力制御論理、ネットワーク制御論理、記憶
装置制御論理、記憶装置から構成され、各プロセッサに
は任意のタイミングで実行プログラムを切替えるための
時間値を持つタイマーを有し、記憶装置にはメインプロ
セッサで実行する実行制御プログラムと、各プロセッサ
にロードされ実行されるプログラムが格納されている。
セッサ、入出力制御論理、ネットワーク制御論理、記憶
装置制御論理、記憶装置から構成され、各プロセッサに
は任意のタイミングで実行プログラムを切替えるための
時間値を持つタイマーを有し、記憶装置にはメインプロ
セッサで実行する実行制御プログラムと、各プロセッサ
にロードされ実行されるプログラムが格納されている。
【００２３】本システムのテスト開始にあたっては、メ
インプロセッサに実行制御プログラム２０７がプログラ
ム群及びテーブル２０６から読み出され実行されている
ものとする。実行制御プログラム２０７は、初期設定処
理２０１において本テスト方式の特徴でもある、任意の
タイミングで実行プログラムを切替えるための時間値を
各プロセッサのタイマに設定し、各プロセッサで実行す
るプログラムの種類を認識することにより、プロセッサ
実行プログラム監視テーブル２０９にプログラム名を設
定する。初期設定処理２０１を終了するとプロセッサ対
応プログラムローディング処理２０２に制御を移し、プ
ロセッサ対応プログラムローディング処理２０２ではプ
ロセッサ実行プログラム監視テーブル２０９の内容を確
認し、プログラム群及びテーブル２０６にあるプログラ
ム群２０８から任意のプログラムを選択し、各プロセッ
サに該当プログラムをロードする。各プロセッサにロー
ドしたプログラム及び入出力装置の割当等の属性は、実
行プログラム状態表示テーブル２１０に格納し、テスト
の制御データとする。各プロセッサへのプログラムのロ
ードを終了した後、実行プログラム選択処理２０３に制
御を移し、実行プログラム選択処理２０３はプロセッサ
実行プログラム監視テーブル２０９から当該プロセッサ
で実行するプログラムを選択する。実行プログラム選択
処理２０３が終了すると、プログラム実行処理２０４に
制御を移し、実行プログラム状態表示テーブル２１０の
内容から各プロセッサのプログラムの実行状態を確認
し、選択したプログラムが中断されている場合はハード
ウェアリソース格納エリアから当該プログラムのハード
ウェア情報を回復し、プログラムを実行及び継続実行す
る。プログラムの実行途中でタイマの割込みを検知する
と、タイマ割込み処理２０５に制御が移り、実行プログ
ラム状態表示テーブル２１０のハードウェアリソース格
納エリアに当該プログラムのハードウェア情報を格納
し、実行プログラム選択処理２０３に制御を移行する。
インプロセッサに実行制御プログラム２０７がプログラ
ム群及びテーブル２０６から読み出され実行されている
ものとする。実行制御プログラム２０７は、初期設定処
理２０１において本テスト方式の特徴でもある、任意の
タイミングで実行プログラムを切替えるための時間値を
各プロセッサのタイマに設定し、各プロセッサで実行す
るプログラムの種類を認識することにより、プロセッサ
実行プログラム監視テーブル２０９にプログラム名を設
定する。初期設定処理２０１を終了するとプロセッサ対
応プログラムローディング処理２０２に制御を移し、プ
ロセッサ対応プログラムローディング処理２０２ではプ
ロセッサ実行プログラム監視テーブル２０９の内容を確
認し、プログラム群及びテーブル２０６にあるプログラ
ム群２０８から任意のプログラムを選択し、各プロセッ
サに該当プログラムをロードする。各プロセッサにロー
ドしたプログラム及び入出力装置の割当等の属性は、実
行プログラム状態表示テーブル２１０に格納し、テスト
の制御データとする。各プロセッサへのプログラムのロ
ードを終了した後、実行プログラム選択処理２０３に制
御を移し、実行プログラム選択処理２０３はプロセッサ
実行プログラム監視テーブル２０９から当該プロセッサ
で実行するプログラムを選択する。実行プログラム選択
処理２０３が終了すると、プログラム実行処理２０４に
制御を移し、実行プログラム状態表示テーブル２１０の
内容から各プロセッサのプログラムの実行状態を確認
し、選択したプログラムが中断されている場合はハード
ウェアリソース格納エリアから当該プログラムのハード
ウェア情報を回復し、プログラムを実行及び継続実行す
る。プログラムの実行途中でタイマの割込みを検知する
と、タイマ割込み処理２０５に制御が移り、実行プログ
ラム状態表示テーブル２１０のハードウェアリソース格
納エリアに当該プログラムのハードウェア情報を格納
し、実行プログラム選択処理２０３に制御を移行する。
【００２４】この処理を繰り返すことにより、各プロセ
ッサでの命令処理に対する負荷及び各プロセッサからの
入出力要求等の負荷を任意に変化させた可変型負荷テス
トを実現する。
ッサでの命令処理に対する負荷及び各プロセッサからの
入出力要求等の負荷を任意に変化させた可変型負荷テス
トを実現する。
【００２５】本実施例によれば、マルチプロセッサシス
テムにおいて、各プロセッサで実行するプログラムを固
定させることなく、任意のタイミングで切替え実行する
ことが可能となり、各プロセッサでの命令処理に対する
負荷及び各プロセッサからの入出力要求等の負荷を任意
に変化させた可変型負荷テストを実現できるという効果
がある。
テムにおいて、各プロセッサで実行するプログラムを固
定させることなく、任意のタイミングで切替え実行する
ことが可能となり、各プロセッサでの命令処理に対する
負荷及び各プロセッサからの入出力要求等の負荷を任意
に変化させた可変型負荷テストを実現できるという効果
がある。
【００２６】
【発明の効果】以上説明したように、本発明は、マルチ
プロセッサシステムにおいて、各プロセッサで実行する
プログラムを固定させることなく、任意のタイミングで
切替え実行することが可能となり、各プロセッサでの命
令処理に対する負荷及び各プロセッサからの入出力要求
等の負荷を任意に変化させた可変型負荷テストを実現で
きるという効果がある。
プロセッサシステムにおいて、各プロセッサで実行する
プログラムを固定させることなく、任意のタイミングで
切替え実行することが可能となり、各プロセッサでの命
令処理に対する負荷及び各プロセッサからの入出力要求
等の負荷を任意に変化させた可変型負荷テストを実現で
きるという効果がある。
【図１】図１は、本発明の一実施例の４台構成のマルチ
プロセッサシステムを示すブロック図である。
プロセッサシステムを示すブロック図である。
【図２】図２は、本発明の一実施例のテスト方式の環境
を示すブロック図である。
を示すブロック図である。
【図３】図３は、本発明の一実施例の４台構成のマルチ
プロセッサシステムにおける、プロセッサ実行プログラ
ム監視テーブルを示す。
プロセッサシステムにおける、プロセッサ実行プログラ
ム監視テーブルを示す。
【図４】図４は、本発明の一実施例の４台構成のマルチ
プロセッサシステムにおける、実行プログラム状態表示
テーブルを示す。
プロセッサシステムにおける、実行プログラム状態表示
テーブルを示す。
【図５】図５は、本発明の一実施例の実行プログラム状
態表示テーブルのうち、プログラム実行状態表示データ
の内容を示す。
態表示テーブルのうち、プログラム実行状態表示データ
の内容を示す。
【図６】図６は、本発明の一実施例の実行プログラム状
態表示テーブルのうち、入出力制御識別データの内容を
示す。
態表示テーブルのうち、入出力制御識別データの内容を
示す。
【図７】図７は、本発明の一実施例の実行プログラム状
態表示テーブルのうち、ネットワーク制御識別データの
内容を示す。
態表示テーブルのうち、ネットワーク制御識別データの
内容を示す。
【図８】図８は、本発明の一実施例の４台構成のマルチ
プロセッサシステムにおいて、各プロセッサでの命令処
理に対する負荷及び各プロセッサからの入出力要求等の
負荷を任意に変化させた場合のプログラム実行状態を示
すタイムチャートである。
プロセッサシステムにおいて、各プロセッサでの命令処
理に対する負荷及び各プロセッサからの入出力要求等の
負荷を任意に変化させた場合のプログラム実行状態を示
すタイムチャートである。
１０１・・・メインプロセッサ、１０２ａ〜１０２ｃ・
・・サブプロセッサ、１０３・・・入出力制御論理、１
０４・・・ネットワーク制御論理、１０５・・・記憶装
置制御論理、１０６・・・記憶装置、１０７・・・実行
制御プログラム、１０８・・・プログラム群、２００・
・・実行制御プログラム、２０１・・・初期設定処理、
２０２・・・プロセッサ対応プログラムローディング処
理、２０３・・・実行プログラム選択処理、２０４・・
・プログラム実行処理、２０５・・・タイマ割込み処
理、２０６・・・プログラム群及びテーブル、２０７・
・・実行制御プログラム、２０８・・・プログラム群、
２０９・・・プロセッサ実行プログラム監視テーブル、
２１０・・・実行プログラム状態表示テーブル
・・サブプロセッサ、１０３・・・入出力制御論理、１
０４・・・ネットワーク制御論理、１０５・・・記憶装
置制御論理、１０６・・・記憶装置、１０７・・・実行
制御プログラム、１０８・・・プログラム群、２００・
・・実行制御プログラム、２０１・・・初期設定処理、
２０２・・・プロセッサ対応プログラムローディング処
理、２０３・・・実行プログラム選択処理、２０４・・
・プログラム実行処理、２０５・・・タイマ割込み処
理、２０６・・・プログラム群及びテーブル、２０７・
・・実行制御プログラム、２０８・・・プログラム群、
２０９・・・プロセッサ実行プログラム監視テーブル、
２１０・・・実行プログラム状態表示テーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 邦朗 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 児玉 豊 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 (72)発明者 米山 修二 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内
Claims (1)
- 【請求項１】マルチプロセッサシステムにおいて、シス
テムとして論理的に結合されているプロセッサ台数を認
識し、各プロセッサで実行するプログラムを固定せず、
任意に切替え実行するタイミングを設定するための初期
設定処理と、前記複数のプロセッサに対応したプログラ
ムをロードするためのプロセッサ対応プログラムローデ
ィング処理と、前記複数のプロセッサの各プロセッサで
実行するプログラムを任意に選択するための実行プログ
ラム選択処理と、選択したプログラムを実行するための
プログラム実行処理と、任意のタイミングで実行プログ
ラムを切替えるためのタイマ割込み処理を有することに
より、各プロセッサの命令処理に対する負荷及び各プロ
セッサからの入出力要求等の負荷を任意に変化させた、
可変型負荷テストの実行を特徴とする、マルチプロセッ
サシステムのテスト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352670A JPH11184828A (ja) | 1997-12-22 | 1997-12-22 | マルチプロセッサシステムのテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9352670A JPH11184828A (ja) | 1997-12-22 | 1997-12-22 | マルチプロセッサシステムのテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184828A true JPH11184828A (ja) | 1999-07-09 |
Family
ID=18425643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9352670A Pending JPH11184828A (ja) | 1997-12-22 | 1997-12-22 | マルチプロセッサシステムのテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184828A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070288A (ja) * | 2007-09-14 | 2009-04-02 | Fujitsu Ltd | 負荷試験プログラム、負荷試験方法および当該負荷試験プログラムを実行する情報処理装置 |
| JP2010020766A (ja) * | 2008-07-14 | 2010-01-28 | Internatl Business Mach Corp <Ibm> | テスト・ケース生成のための方法、情報処理システムおよびコンピュータ・プログラム |
| JP2010122998A (ja) * | 2008-11-20 | 2010-06-03 | Nec Computertechno Ltd | コンピュータシステム検査装置及びそれを備えたコンピュータシステム並びにコンピュータシステム検査方法 |
| JP2012239015A (ja) * | 2011-05-11 | 2012-12-06 | Sharp Corp | 画像処理装置 |
| JP2018169696A (ja) * | 2017-03-29 | 2018-11-01 | 富士通株式会社 | 情報処理装置，試験プログラムおよび試験方法 |
-
1997
- 1997-12-22 JP JP9352670A patent/JPH11184828A/ja active Pending
Cited By (5)
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