JPH05204813A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05204813A JPH05204813A JP1040592A JP1040592A JPH05204813A JP H05204813 A JPH05204813 A JP H05204813A JP 1040592 A JP1040592 A JP 1040592A JP 1040592 A JP1040592 A JP 1040592A JP H05204813 A JPH05204813 A JP H05204813A
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- JP
- Japan
- Prior art keywords
- cpu
- input
- controller
- access
- output
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- Pending
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Abstract
(57)【要約】
【目的】 Ｉ／Ｏアクセスの処理効率を上げてＣＰＵの
実行効率を向上する情報処理装置を提供することであ
る。 【構成】 ＣＰＵ１がアドレス及びデータバス６を介し
てＩ／Ｏコントローラ３をアクセスし、このＩ／Ｏコン
トローラ３がアドレス及びデータバス６の占有／解放の
切り替えを行なう。その後、Ｉ／Ｏコントローラ３がＩ
／Ｏポート４を介して入出力装置５をアクセスし、Ｉ／
Ｏポート４と入出力装置５間でデータのやりとりを行な
い、ＣＰＵ１がＩ／Ｏアクセス命令をＩ／Ｏコントロー
ラ３に送出した時に、アドレス及びデータバス６は解放
されてＣＰＵ１は次の命令を実行できる。さらに、Ｉ／
Ｏコントローラ３はデータのやりとりが終了すると、Ｃ
ＰＵ１にＩ／Ｏレスポンス信号線７を介してＩ／Ｏレス
ポンス信号を送出して、ＣＰＵ１がＩ／Ｏアクセス結果
の処理を行なう。
実行効率を向上する情報処理装置を提供することであ
る。 【構成】 ＣＰＵ１がアドレス及びデータバス６を介し
てＩ／Ｏコントローラ３をアクセスし、このＩ／Ｏコン
トローラ３がアドレス及びデータバス６の占有／解放の
切り替えを行なう。その後、Ｉ／Ｏコントローラ３がＩ
／Ｏポート４を介して入出力装置５をアクセスし、Ｉ／
Ｏポート４と入出力装置５間でデータのやりとりを行な
い、ＣＰＵ１がＩ／Ｏアクセス命令をＩ／Ｏコントロー
ラ３に送出した時に、アドレス及びデータバス６は解放
されてＣＰＵ１は次の命令を実行できる。さらに、Ｉ／
Ｏコントローラ３はデータのやりとりが終了すると、Ｃ
ＰＵ１にＩ／Ｏレスポンス信号線７を介してＩ／Ｏレス
ポンス信号を送出して、ＣＰＵ１がＩ／Ｏアクセス結果
の処理を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に係り、
特に入出力装置をコントロールするＣＰＵを備えた情報
処理装置に関する。
特に入出力装置をコントロールするＣＰＵを備えた情報
処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置は、図２の（Ａ）に
示すように、ＣＰＵ１が、入出力装置５とのデータのや
りとりを行なう時、ＣＰＵ１はＩ／Ｏポート１４にアク
セスを行ない、ＣＰＵ１とＩ／Ｏポート１４間で、アド
レス及びデータバス６は占有されてしまう。
示すように、ＣＰＵ１が、入出力装置５とのデータのや
りとりを行なう時、ＣＰＵ１はＩ／Ｏポート１４にアク
セスを行ない、ＣＰＵ１とＩ／Ｏポート１４間で、アド
レス及びデータバス６は占有されてしまう。
【０００３】この時、ＣＰＵ１はＩ／Ｏアクセスの処理
が終了するまで、何も処理を行なえず、Ｉ／Ｏアクセス
の処理が終了してから、ＣＰＵ１は次の処理を行なう。
が終了するまで、何も処理を行なえず、Ｉ／Ｏアクセス
の処理が終了してから、ＣＰＵ１は次の処理を行なう。
【０００４】ＣＰＵ１の処理能力を上げるためには、内
部の処理をパイプライン化して、処理効率を上げている
ものもあるが、パイプラインの効果はＣＰＵ１内部のみ
有効で、ＣＰＵ１外部のバス上でのパイプライン処理は
不可能である。
部の処理をパイプライン化して、処理効率を上げている
ものもあるが、パイプラインの効果はＣＰＵ１内部のみ
有効で、ＣＰＵ１外部のバス上でのパイプライン処理は
不可能である。
【０００５】
【発明が解決しようとする課題】従来の情報処理装置で
は、ＣＰＵ１がＩ／Ｏポート１４をアクセスして、入出
力装置５とのデータのやりとりを行なう時、ＣＰＵ１と
Ｉ／Ｏポート１４間で、アドレス及びデータバス６は占
有されてしまい、ＣＰＵ１はＩ／Ｏアクセスの処理が終
了するまで、何も処理を行なえない。
は、ＣＰＵ１がＩ／Ｏポート１４をアクセスして、入出
力装置５とのデータのやりとりを行なう時、ＣＰＵ１と
Ｉ／Ｏポート１４間で、アドレス及びデータバス６は占
有されてしまい、ＣＰＵ１はＩ／Ｏアクセスの処理が終
了するまで、何も処理を行なえない。
【０００６】Ｉ／Ｏアクセスの処理が終了すると、ＣＰ
Ｕ１は次の処理を行なうが、このＩ／Ｏアクセスによる
処理時間は、図２の（Ｂ）に示すように、メモリアクセ
スによる処理時間に比べかなり長いものであり、プログ
ラムの実行速度に悪影響を与えている。
Ｕ１は次の処理を行なうが、このＩ／Ｏアクセスによる
処理時間は、図２の（Ｂ）に示すように、メモリアクセ
スによる処理時間に比べかなり長いものであり、プログ
ラムの実行速度に悪影響を与えている。
【０００７】また、Ｉ／Ｏアクセス中は、入出力装置５
とのデータのやりとりが完了するまで、アドレス及びデ
ータバス６を占有している。
とのデータのやりとりが完了するまで、アドレス及びデ
ータバス６を占有している。
【０００８】本発明の目的は、Ｉ／Ｏアクセスの処理効
率を上げてＣＰＵの実行効率を向上する情報処理装置を
提供することである。
率を上げてＣＰＵの実行効率を向上する情報処理装置を
提供することである。
【０００９】
【課題を解決するための手段】上述の目的を達成するた
めに、本発明の情報処理装置は、ＣＰＵと、このＣＰＵ
の指令の下に、入出力装置の入出力を制御するプログラ
ムが格納されたメモリと、このプログラムの制御により
上記入出力装置の入出力を制御するＩ／Ｏコントローラ
と、このＩ／Ｏコントローラの出力信号に基づいて上記
入出力装置のデータの入出力を行なうＩ／Ｏポートとを
具備し、上記ＣＰＵがＩ／Ｏアクセス信号をＩ／Ｏコン
トローラに送出することで、上記Ｉ／Ｏコントローラか
らリクエスト信号を上記ＣＰＵへ送出してアドレスバス
及びデータバスを開放し、上記Ｉ／Ｏポートと入出力装
置とのデータの入出力処理終了後、上記Ｉ／Ｏコントロ
ーラからレスポンス信号を上記ＣＰＵに送出して入出力
を制御することを特徴とする。
めに、本発明の情報処理装置は、ＣＰＵと、このＣＰＵ
の指令の下に、入出力装置の入出力を制御するプログラ
ムが格納されたメモリと、このプログラムの制御により
上記入出力装置の入出力を制御するＩ／Ｏコントローラ
と、このＩ／Ｏコントローラの出力信号に基づいて上記
入出力装置のデータの入出力を行なうＩ／Ｏポートとを
具備し、上記ＣＰＵがＩ／Ｏアクセス信号をＩ／Ｏコン
トローラに送出することで、上記Ｉ／Ｏコントローラか
らリクエスト信号を上記ＣＰＵへ送出してアドレスバス
及びデータバスを開放し、上記Ｉ／Ｏポートと入出力装
置とのデータの入出力処理終了後、上記Ｉ／Ｏコントロ
ーラからレスポンス信号を上記ＣＰＵに送出して入出力
を制御することを特徴とする。
【００１０】
【実施例】次に、本発明の情報処理装置における一実施
例について、図１を参照して説明する。
例について、図１を参照して説明する。
【００１１】図１は、本発明の一実施例による構成図
（Ａ）及びＩ／Ｏアクセス図（Ｂ）である。
（Ａ）及びＩ／Ｏアクセス図（Ｂ）である。
【００１２】本発明の情報処理装置における一実施例
は、図１に示すように、アドレス及びデータバス６を介
して各種周辺装置とのデータ処理を行なうＣＰＵ１と、
データの入出力を制御するプログラムが格納されたメモ
リ２と、このプログラムの制御によりデータの入出力が
終了した時にＩ／Ｏレスポンス信号線７を介してレスポ
ンス信号をＣＰＵ１に送出するＩ／Ｏコントローラ３
と、このＩ／Ｏコントローラ３の出力信号に基づいてデ
ータの入出力を行なうＩ／Ｏポート４と、このＩ／Ｏポ
ート４によりデータの入出力が制御される入出力装置５
とで構成される。
は、図１に示すように、アドレス及びデータバス６を介
して各種周辺装置とのデータ処理を行なうＣＰＵ１と、
データの入出力を制御するプログラムが格納されたメモ
リ２と、このプログラムの制御によりデータの入出力が
終了した時にＩ／Ｏレスポンス信号線７を介してレスポ
ンス信号をＣＰＵ１に送出するＩ／Ｏコントローラ３
と、このＩ／Ｏコントローラ３の出力信号に基づいてデ
ータの入出力を行なうＩ／Ｏポート４と、このＩ／Ｏポ
ート４によりデータの入出力が制御される入出力装置５
とで構成される。
【００１３】図１の（Ｂ）に示すように、本発明の情報
処理装置における一実施例の動作は、ＣＰＵ１がアドレ
ス及びデータバス６を介してＩ／Ｏコントローラ３をア
クセスし、このＩ／Ｏコントローラ３がアドレス及びデ
ータバス６の占有／解放の切り替えを行なう。
処理装置における一実施例の動作は、ＣＰＵ１がアドレ
ス及びデータバス６を介してＩ／Ｏコントローラ３をア
クセスし、このＩ／Ｏコントローラ３がアドレス及びデ
ータバス６の占有／解放の切り替えを行なう。
【００１４】その後、Ｉ／Ｏコントローラ３がＩ／Ｏポ
ート４を介して入出力装置５をアクセスし、Ｉ／Ｏポー
ト４と入出力装置５間でデータのやりとりを行なう。
ート４を介して入出力装置５をアクセスし、Ｉ／Ｏポー
ト４と入出力装置５間でデータのやりとりを行なう。
【００１５】さらに、ＣＰＵ１がＩ／Ｏアクセス命令を
Ｉ／Ｏコントローラ３に送出すると（Ｉ／ＯＲＱＵ：Ｉ
／Ｏリクエスト）、Ｉ／Ｏコントローラ４がＩ／Ｏポー
ト４へのアクセスを行なわれ、この時にアドレス及びデ
ータバス６は解放されるので、ＣＰＵ１は次の命令を実
行することができる。
Ｉ／Ｏコントローラ３に送出すると（Ｉ／ＯＲＱＵ：Ｉ
／Ｏリクエスト）、Ｉ／Ｏコントローラ４がＩ／Ｏポー
ト４へのアクセスを行なわれ、この時にアドレス及びデ
ータバス６は解放されるので、ＣＰＵ１は次の命令を実
行することができる。
【００１６】ただし、実行される命令がＩ／Ｏアクセス
の場合、以前のＩ／Ｏアクセス処理が終了するまで実行
されずに待たされるが、メモリアクセスが連続する場合
は、その命令は実行されていく。
の場合、以前のＩ／Ｏアクセス処理が終了するまで実行
されずに待たされるが、メモリアクセスが連続する場合
は、その命令は実行されていく。
【００１７】また、Ｉ／Ｏコントローラ３はＩ／Ｏポー
ト４へアクセスを行ない、データのやりとりが終了する
と、ＣＰＵ１にアクセス準備完了を知らせるため、Ｉ／
Ｏレスポンス信号線７を介してＩ／Ｏレスポンス信号を
ＣＰＵ１に送出し、ＣＰＵ１がＩ／Ｏアクセス結果の処
理を行なう（ＩＯＲＥＳ：Ｉ／Ｏレスポンス）。
ト４へアクセスを行ない、データのやりとりが終了する
と、ＣＰＵ１にアクセス準備完了を知らせるため、Ｉ／
Ｏレスポンス信号線７を介してＩ／Ｏレスポンス信号を
ＣＰＵ１に送出し、ＣＰＵ１がＩ／Ｏアクセス結果の処
理を行なう（ＩＯＲＥＳ：Ｉ／Ｏレスポンス）。
【００１８】つまり、ＣＰＵ１はメモリアクセス処理と
Ｉ／Ｏアクセス処理を平行して実行でき、かつＩ／Ｏア
クセス処理中のアドレス及びデータバス６の解放を行な
い、ＣＰＵ１の実行効率を上げることができる。
Ｉ／Ｏアクセス処理を平行して実行でき、かつＩ／Ｏア
クセス処理中のアドレス及びデータバス６の解放を行な
い、ＣＰＵ１の実行効率を上げることができる。
【００１９】従って、ＣＰＵ１はＩ／Ｏリクエスト機能
を備え、Ｉ／Ｏからのアクセス準備完了の信号を受けて
から、Ｉ／Ｏリクエスト時のＩ／Ｏ命令を実行すること
により、外部バスを含めたパイプライン動作が可能とな
り、ＣＰＵ１の実行効率を上げることができる。
を備え、Ｉ／Ｏからのアクセス準備完了の信号を受けて
から、Ｉ／Ｏリクエスト時のＩ／Ｏ命令を実行すること
により、外部バスを含めたパイプライン動作が可能とな
り、ＣＰＵ１の実行効率を上げることができる。
【００２０】次に、従来の情報処理装置について、図２
を参照して説明する。
を参照して説明する。
【００２１】図２は、従来例の構成図（Ａ）及びＩ／Ｏ
アクセス図（Ｂ）である。
アクセス図（Ｂ）である。
【００２２】従来の情報処理装置は、図２の（Ａ）に示
すように、アドレス及びデータバス６を介して各種周辺
装置とのデータ処理を行なうＣＰＵ１と、データの入出
力を制御するプログラムが格納されたメモリ２と、この
プログラムの制御によりデータの入出力を行なうＩ／Ｏ
ポート１４と、このＩ／Ｏポート１４によりデータの入
出力が制御される入出力装置５とで構成される。
すように、アドレス及びデータバス６を介して各種周辺
装置とのデータ処理を行なうＣＰＵ１と、データの入出
力を制御するプログラムが格納されたメモリ２と、この
プログラムの制御によりデータの入出力を行なうＩ／Ｏ
ポート１４と、このＩ／Ｏポート１４によりデータの入
出力が制御される入出力装置５とで構成される。
【００２３】図２の（Ｂ）に示すように、従来の情報処
理装置の動作は、ＣＰＵ１が入出力装置５とデータのや
りとりを行なう時、ＣＰＵ１はアドレス及びデータバス
６を介して、Ｉ／Ｏポート１４へアクセスを行なう。
理装置の動作は、ＣＰＵ１が入出力装置５とデータのや
りとりを行なう時、ＣＰＵ１はアドレス及びデータバス
６を介して、Ｉ／Ｏポート１４へアクセスを行なう。
【００２４】この時、ＣＰＵ１はＩ／Ｏアクセスの処理
が終了するまで、何も処理を行なえず、Ｉ／Ｏアクセス
の処理が終了してから、ＣＰＵ１は次の処理を行なう。
が終了するまで、何も処理を行なえず、Ｉ／Ｏアクセス
の処理が終了してから、ＣＰＵ１は次の処理を行なう。
【００２５】つまり、ＣＰＵ１はメモリアクセス処理
か、Ｉ／Ｏアクセス処理のどちらか１つしか実行できな
い。
か、Ｉ／Ｏアクセス処理のどちらか１つしか実行できな
い。
【００２６】
【発明の効果】本発明の情報処理装置によれば、入出力
装置の入出力を制御するＩ／Ｏコントローラを備えるこ
とで、Ｉ／ＯアクセスによるＣＰＵの占有時間を低減
し、かつプログラムの実行速度を向上させる効果があ
る。
装置の入出力を制御するＩ／Ｏコントローラを備えるこ
とで、Ｉ／ＯアクセスによるＣＰＵの占有時間を低減
し、かつプログラムの実行速度を向上させる効果があ
る。
【図１】本発明の一実施例による構成図（Ａ）及びＩ／
Ｏアクセス図（Ｂ）である。
Ｏアクセス図（Ｂ）である。
【図２】従来例の構成図（Ａ）及びＩ／Ｏアクセス図
（Ｂ）である。
（Ｂ）である。
１ ＣＰＵ ２ メモリ ３ Ｉ／Ｏコントローラ ４，１４ Ｉ／Ｏポート ５ 入出力装置 ６ アドレスバス及びデータバス ７ レスポンス信号（Ｉ／Ｏレスポンス信号線） Ｉ／ＯＲＥＱ レスポンス信号（Ｉ／Ｏレスポンス） Ｉ／ＯＲＱＵ リクエスト信号（Ｉ／Ｏリクエスト）
Claims (1)
- 【請求項１】 ＣＰＵと、このＣＰＵの指令の下に、入
出力装置の入出力を制御するプログラムが格納されたメ
モリと、このプログラムの制御により上記入出力装置の
入出力を制御するＩ／Ｏコントローラと、このＩ／Ｏコ
ントローラの出力信号に基づいて上記入出力装置のデー
タの入出力を行なうＩ／Ｏポートとを具備し、上記ＣＰ
ＵがＩ／Ｏアクセス信号をＩ／Ｏコントローラに送出す
ることで、上記Ｉ／Ｏコントローラからリクエスト信号
を上記ＣＰＵへ送出してアドレスバス及びデータバスを
開放し、上記Ｉ／Ｏポートと入出力装置とのデータの入
出力処理終了後、上記Ｉ／Ｏコントローラからレスポン
ス信号を上記ＣＰＵに送出して入出力を制御することを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040592A JPH05204813A (ja) | 1992-01-23 | 1992-01-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1040592A JPH05204813A (ja) | 1992-01-23 | 1992-01-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204813A true JPH05204813A (ja) | 1993-08-13 |
Family
ID=11749234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1040592A Pending JPH05204813A (ja) | 1992-01-23 | 1992-01-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05204813A (ja) |
-
1992
- 1992-01-23 JP JP1040592A patent/JPH05204813A/ja active Pending
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