JPH0381854A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリアクセス方式に関する。

〔従来の技術〕

従来のメモリアクセス方式においては、主制御回路から
の命令により主記憶回路などに対して書込み及び読出し
を行うか、ダイレクトメモリアクセス（ＤＭＡ）により
連続的なアドレスに対して書込み及び読出しを行ってい
る。

〔発明が解決しようとする課題〕

上述した従来のメモリアクセス方式においては、前者の
場合、命令の取出し及び実行に時間がかかるため実行速
度が遅くなる。また、後者の場合には実行速度は速いが
、連続的なアドレスにしか対応できないため、高速でか
つ自由度が高いメモリアクセスを行うことができないと
いう問題がある。

〔課題を解決するための手段〕

本発明のメモリアクセス方式は少なくとも主制御回路及
び主記憶回路の接続された共通バスに接続され、前記バ
スに出力するアドレス情報を記憶する第１の手段と、前
記第１の手段に記憶されている出力すべきアドレス情報
のアドレス位置を指示する第２の手段と、・前記バスに
対してデータの入出力を行う第３の手段と、前記第３の
手段に対して入出力すべきデータの記憶アドレス位置を
指示する第４の手段と、前記バスに対してダイレクトメ
モリアクセス制御信号及びリード・ライト制御信号を送
出するとともに前記第１．第２．第３及び第４の手段を
制御する第５の手段とを備える。

〔実施例〕

次に、本発明について図面を参照して説明する。

本発明の一実施例を示す第１図及び第２図を参照すると
、このメモリアクセスシステムは主制御回路（ＣＰＵ）
８に接続された共通バス（ｃｐｕバス）７に対する競合
制御を行うバスインタフェース部（ＢＩＦ）１と、ＣＰ
Ｕバス７に出力するアドレス情報を記憶するアドレスメ
モリ部（ＡＭ）２と、ＡＭ２に記憶されている出力すべ
きアドレス情報のアドレス位置を指示するアドレスメモ
リアドレス制御部（ＡＭＡＣ）３と、ＣＰＵバス７に対
してデータの入出力を行うデータメモリ部（ＤＭ）４と
、ＤＭ４に対して入出力すべきデータの記憶アドレス位
置を指示するデータメモリアドレス制御部（ＤＭＡＣ）
５と、各部に対する制御を行うメモリ制御部（ＭＣＣ）
６とから構成される。ｃｐｕバス７には主記憶回路（Ｍ
ＥＭ）９などが接続されている。

この構成において、ＡＭ２及びＤＭ４に第２図に示すよ
うにそれぞれＡｘ、Ｄｙ　（ｘ、ｙはアドレスの値）と
いうアドレス情報及びデータが記憶されているものとす
る。ＤＭＡ時（たとえば、ＭＥＭ９へのデータ書込み時
）、ＣＰＵ８からの起動によりＭＣＣ６はＡＭＡＣ３に
対し制御線６２を介してアドレスの開始位置と終了位置
との制御を行う、この時、同時にＭＣＣ６はＤＭＡＣ５
に対し制御線６０を介してアドレスの開始位置と終了位
置との制御を行う。この実施例では、ＭＣＣ６からＡＭ
ＡＣ３に対して開始位置Ｏ及び終了位置ｎのアドレス指
定を行い、かつＤＭＡＣ５に対して開始位置Ｏ及び終了
位置ｎのアドレス指定を行うものとする。ＭＣＣ６はＢ
ＩＦｌ、ＤＭＡ制御線３０．３１及び・ｃｐｕバス７を
介してＣＰＵ８に対してＤＭＡ要求を行いＣＰＵバス７
の開放を行う。続いて、ＢＩＦＩを経由してＣＰＵバス
７には、ＡＭＡＣ３からアドレス１１５０によりＡＭ２
にアドレスＯが指定されているため、ＡＭ２からアドレ
ス情報ＡＯが出力される。同時に、ＤＭＡＣ５からアド
レス線５１によりＤＭ４にアドレスＯが指定されている
ため、ＤＭ４からデータＤＯが出力される。この時、Ｍ
ＣＣ６からＣＰＵ８に対するリード・ライト制御線４０
．４１が有効となり、ＣＰＵバス７に接続されたＭＥＭ
９のアドレスＡＯにデータＤｏが書込まれる。この後、
ＭＣＣ６はＡＭＡＣ３及びＤＭＡＣ５に対して次のアド
レス出力の指示を行う、すなわち、アドレス１が出力さ
れるため、ＣＰＵバス７にはＡＭ２からのアドレス情報
Ａ１が、かつＤＭ４からのデータＤ１が出力される。以
下、同様にアドレスがｎになるまで繰返される。なお、
ＤＭＡＣ５に対して開始アドレス０及び終了アドレスＯ
と指定した場合は、ＭＥＭ９のアドレスＡｏ−Ａａに対
してすべてデータＤｏを書込むことが可能となる。

第１図において、１０．１１はアドレス線、２０゜２１
はデータ線、６１．６３はＤＭ４．ＡＭ２の記憶内容を
書替えるときに使用される制御線である０以上ＭＥＭ９
へのデータ書込み動作について述べたが、ＭＥＭ９に記
憶されているデータを読出してＤＭ４に書込む場合、Ｍ
ＣＣ６からリード・ライト制御線４０．４１を有効（読
出し状１りとし、かつＡＭ２．ＡＭＡＣ３を制御してＭ
ＥＭ９のアドレス指定を行い、ＭＥＭ９からの読出しデ
ータをＤＭＡＣ５で指定するＤＭ４のアドレスに順次に
データ線２０．２１及びＢＩＦＩを介して書込む。

〔発明の効果〕

以上説明したように本発明によれば、ＤＭＡを行う場合
に専用の任意に設定できるアドレスメモリ部及びデータ
メモリ部に書込まれたアドレス悄報及びデータを使用す
ることにより、高速でかつ自由度が高いメモリアクセス
を行うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は第１
図におけるＡＭ、ＤＭの記憶内容を示す図である。 １・・・バスインタフェース部（ＢＩＦ）、２・・・ア
ドレスメモリ部（ＡＭ）、３・・・アドレスメモリアド
レス制御部（ＡＭＡＣ）、４・・・データメモリ部（Ｄ
Ｍ）、５・・・データメモリアドレス制御部（ＤＭＡＣ
＞、６・・・メモリ制御部（ＭＣＣ）、７・・・ＣＰＵ
バス、８・・・主制御回路（ＣＰＵ）、９・・・主記憶
回路（ＭＥＭ）。

Claims (1)

【特許請求の範囲】
1. 少なくとも主制御回路及び主記憶回路の接続された共通
   バスに接続され、前記バスに出力するアドレス情報を記
   憶する第１の手段と、前記第１の手段に記憶されている
   出力すべきアドレス情報のアドレス位置を指示する第２
   の手段と、前記バスに対してデータの入出力を行う第３
   の手段と、前記第３の手段に対して入出力すべきデータ
   の記憶アドレス位置を指示する第４の手段と、前記バス
   に対してダイレクトメモリアクセス制御信号及びリード
   ・ライト制御信号を送出するとともに前記第１、第２、
   第３及び第４の手段を制御する第５の手段とを備えるこ
   とを特徴とするメモリアクセス方式。