JPS63144496A - 記憶装置の書込み制御方式 - Google Patents
記憶装置の書込み制御方式Info
- Publication number
- JPS63144496A JPS63144496A JP61290950A JP29095086A JPS63144496A JP S63144496 A JPS63144496 A JP S63144496A JP 61290950 A JP61290950 A JP 61290950A JP 29095086 A JP29095086 A JP 29095086A JP S63144496 A JPS63144496 A JP S63144496A
- Authority
- JP
- Japan
- Prior art keywords
- write
- address
- data
- flag
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 235000007575 Calluna vulgaris Nutrition 0.000 description 1
- 241001446467 Mama Species 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Landscapes
- Memory System (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
この発明は、記憶装置（Ｐ−ＲＯＭ）のデータ書込みに
長時間を要するのを短縮するために、書込み不要のアド
レスにフラグを付けて、このフラグ付きのアドレスに対
する書込みを行わないようにして処理時間の短縮を図っ
たものである。
長時間を要するのを短縮するために、書込み不要のアド
レスにフラグを付けて、このフラグ付きのアドレスに対
する書込みを行わないようにして処理時間の短縮を図っ
たものである。
この発明は記憶装置の書込み制御方式に係り、特に電気
的な書込み可能な読出し専用メモリ （以後Ｐ−ＲＯＭ
と記す）の書込み制御方式に関するものである。
的な書込み可能な読出し専用メモリ （以後Ｐ−ＲＯＭ
と記す）の書込み制御方式に関するものである。
マイクロコンピュータ等に大容量で低価格であるという
ことから記憶装置としてＰ−ＲＯＭが盛んに用いられて
いる。このＰ−ＲＯＭは回路設計当座その容量を規定す
るすることが困難であるために、プログラムメモリ用に
大容量のｒ’−ＲＯＭを用いる。このＰ−ＲＯＭにデー
タを書込みを行うと、読み出しより長い時間を必要とす
る。一方、大容量のＰ−ＲＯＭを用いてプログラムを格
納す葛と、未使用の部分が生ずることがあるが、書込み
動作としては未使用部分にも書込み操作を必要としてい
た。従って、書込み不要のデータの書込みを省略し書込
みを高速化できる記憶装置の書込み制御方式が要望され
ている。
ことから記憶装置としてＰ−ＲＯＭが盛んに用いられて
いる。このＰ−ＲＯＭは回路設計当座その容量を規定す
るすることが困難であるために、プログラムメモリ用に
大容量のｒ’−ＲＯＭを用いる。このＰ−ＲＯＭにデー
タを書込みを行うと、読み出しより長い時間を必要とす
る。一方、大容量のＰ−ＲＯＭを用いてプログラムを格
納す葛と、未使用の部分が生ずることがあるが、書込み
動作としては未使用部分にも書込み操作を必要としてい
た。従って、書込み不要のデータの書込みを省略し書込
みを高速化できる記憶装置の書込み制御方式が要望され
ている。
従来の記憶装置の書込み制御は、外部例えばパソコン等
から送られて来たデータがバッファ記憶装置（以後バッ
ファメモリと記す）に一時保持され、この保持されたデ
ータをＰ−ＲＯＭに書込むと、この書込まれたＰ−ＲＯ
Ｍのデータとバッファメモリのデータとを比較して、書
込まれたデータの正誤を検出している。
から送られて来たデータがバッファ記憶装置（以後バッ
ファメモリと記す）に一時保持され、この保持されたデ
ータをＰ−ＲＯＭに書込むと、この書込まれたＰ−ＲＯ
Ｍのデータとバッファメモリのデータとを比較して、書
込まれたデータの正誤を検出している。
上記したように、従来の記憶装置の書込み制御は、Ｐ−
ＲＯＭに書込まれたデータの正誤を比較検出する必要か
ら、Ｐ−ＲＯＭとバッファメモリとの内容を同一として
いる。従って、記憶すべきプログラムがＰ−ＲＯＭの記
憶容量より小さい場合でも、書込みの不要であるアドレ
ス領域まで書込みを行い書込み処理に長い時間を要する
と云う問題があった。
ＲＯＭに書込まれたデータの正誤を比較検出する必要か
ら、Ｐ−ＲＯＭとバッファメモリとの内容を同一として
いる。従って、記憶すべきプログラムがＰ−ＲＯＭの記
憶容量より小さい場合でも、書込みの不要であるアドレ
ス領域まで書込みを行い書込み処理に長い時間を要する
と云う問題があった。
この発明は、従来の状況から書込み処理が短時間で行え
高速化の図れる記憶装置の書込み制御方式を提供するこ
とを目的とするものである。
高速化の図れる記憶装置の書込み制御方式を提供するこ
とを目的とするものである。
書込み不要のフラグを付けたデータをバッファメモリに
格納し、書込み制御部がこのフラグの状態を検出して当
該アドレスのデータをＰ−ＲＯＭに書込まないように構
成しである。
格納し、書込み制御部がこのフラグの状態を検出して当
該アドレスのデータをＰ−ＲＯＭに書込まないように構
成しである。
Ｐ−ＲＯＭにデータを書込みする際に、書込み制御部が
バッファメモリのフラグよって該当するアドレスの書込
みを中止して、次のアドレスの書込みを行い処理の高速
化を図る。
バッファメモリのフラグよって該当するアドレスの書込
みを中止して、次のアドレスの書込みを行い処理の高速
化を図る。
第１図は本発明による記憶装置の書込み制御方式の一実
施例を示すブロック図である。バッファメモリ１にはア
ドレスに対応して、データとこのデータの書込み要否を
示すフラグビットが設けである。
施例を示すブロック図である。バッファメモリ１にはア
ドレスに対応して、データとこのデータの書込み要否を
示すフラグビットが設けである。
バッファメモリ１に保持されたデータをＰ−ＲＯＭ２に
格納する場合には、書込み制御部３がアドレス発生部４
のアドレスに基づいて、バララフアメモリ１の該当する
アドレスのデータとフラグとをＰ−ＲＯＭ ２に転送を
開始する。
格納する場合には、書込み制御部３がアドレス発生部４
のアドレスに基づいて、バララフアメモリ１の該当する
アドレスのデータとフラグとをＰ−ＲＯＭ ２に転送を
開始する。
書込み制御部３はＰ−ＲＯＭ ２に書込みを許可する許
可信号を出力する機能をもっており、この機能はフラグ
が書込み不要を示す時に、バッファメモリｌからＰ−Ｒ
ＯＭ ２へのデータの転送を不許可にする。例えば、書
込み要の時にフラグを論理“１゜とし、書込み不要の時
に論理“０° とする。ダイオード３−１によって論理
“Ｏｏの時Ｐ−ＲＯ１’ｌ ２に書込み許可信号を与え
ず、アドレス発生部４に即座に次のアドレスを要求する
。
可信号を出力する機能をもっており、この機能はフラグ
が書込み不要を示す時に、バッファメモリｌからＰ−Ｒ
ＯＭ ２へのデータの転送を不許可にする。例えば、書
込み要の時にフラグを論理“１゜とし、書込み不要の時
に論理“０° とする。ダイオード３−１によって論理
“Ｏｏの時Ｐ−ＲＯ１’ｌ ２に書込み許可信号を与え
ず、アドレス発生部４に即座に次のアドレスを要求する
。
第２図を用いて書込み制御部３の動作を説明する。書込
み制御部３はバッファメモリ１からアドレス発生部４の
指示するアドレスのデータとフラグを取り込む。（ａ）
に示す状態である。この時のフラグの状態が書込み要の
状態（Ｎｏで示す状態）の時に（ｂｌ、Ｐ−ＲＯＭ ２
ヘデータを書込み（Ｃ）、書込みが全部終了するまで繰
り返し書込みを行う（ｄ）。
み制御部３はバッファメモリ１からアドレス発生部４の
指示するアドレスのデータとフラグを取り込む。（ａ）
に示す状態である。この時のフラグの状態が書込み要の
状態（Ｎｏで示す状態）の時に（ｂｌ、Ｐ−ＲＯＭ ２
ヘデータを書込み（Ｃ）、書込みが全部終了するまで繰
り返し書込みを行う（ｄ）。
若し書込み不要（ＹＥＳの場合）であると（ｂ）、デー
タの書込みを行わず、アドレス発生部４のアドレス更新
に基づいて、書込み終了まで繰り返す（ｄｉ。
タの書込みを行わず、アドレス発生部４のアドレス更新
に基づいて、書込み終了まで繰り返す（ｄｉ。
アドレス発生部４は書込み不要及び書込みによってアド
レスを更新する。
レスを更新する。
従って、不要のデータはＰ−ＲＯＭに書込まれず、その
分書込み時間の短縮を図れる。
分書込み時間の短縮を図れる。
以上の説明から明らかなように、この発明によれば不要
のデータの書込み回数が減少し記憶装置を高速化する上
できわめて有効なものとなる。
のデータの書込み回数が減少し記憶装置を高速化する上
できわめて有効なものとなる。
第１図は本発明による記憶装置の書込み制御方式の一実
施例を示すブロック図、 第２図は本発明の書込み制御を説明するためのフローチ
ャートである。 図において、１はバッファメモリ、２はＰ−ＲＯＭ、３
は書込み制御部、４はアドレス発生部を示す。 シト屓釜ｇ月１ｍ）ろと乙イ」１乏２１【つ１ｒシ！み
宥り（７ソｒＫつ−犬３キ４り共零す）“Ｑ・、７７ｍ 第１図 、杢廃θＨ−客し腔ｊ権ｐｔ＝を明７まためｎ７０−チ
ャート第２図
施例を示すブロック図、 第２図は本発明の書込み制御を説明するためのフローチ
ャートである。 図において、１はバッファメモリ、２はＰ−ＲＯＭ、３
は書込み制御部、４はアドレス発生部を示す。 シト屓釜ｇ月１ｍ）ろと乙イ」１乏２１【つ１ｒシ！み
宥り（７ソｒＫつ−犬３キ４り共零す）“Ｑ・、７７ｍ 第１図 、杢廃θＨ−客し腔ｊ権ｐｔ＝を明７まためｎ７０−チ
ャート第２図
Claims (1)
- 【特許請求の範囲】 バッファ記憶装置（１）からデータを転送して記憶装
置（２）に該データの書込みを行うシステムにおいて、 前記データの各アドレス毎に書込み不要のフラグを付し
て前記バッファ記憶装置（１）に格納し、当該フラグの
状態に応じて対応するアドレスへの書込みを行わないこ
とを特徴とする記憶装置の書込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290950A JPS63144496A (ja) | 1986-12-05 | 1986-12-05 | 記憶装置の書込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290950A JPS63144496A (ja) | 1986-12-05 | 1986-12-05 | 記憶装置の書込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63144496A true JPS63144496A (ja) | 1988-06-16 |
Family
ID=17762581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290950A Pending JPS63144496A (ja) | 1986-12-05 | 1986-12-05 | 記憶装置の書込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63144496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132365A1 (ja) * | 2005-06-10 | 2006-12-14 | National University Corporation NARA Institute of Science and Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
-
1986
- 1986-12-05 JP JP61290950A patent/JPS63144496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006132365A1 (ja) * | 2005-06-10 | 2006-12-14 | National University Corporation NARA Institute of Science and Technology | メモリコントローラ、情報処理システム及びリードアクセス方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6376034A (ja) | 多重アドレス空間制御方式 | |
| US4764896A (en) | Microprocessor assisted memory to memory move apparatus | |
| JPS63144496A (ja) | 記憶装置の書込み制御方式 | |
| WO1988002514A1 (en) | Method and device to execute two instruction sequences in an order determined in advance | |
| JP3238390B2 (ja) | バッファ記憶装置 | |
| JPH01195552A (ja) | メモリアクセス制御方式 | |
| JP3131918B2 (ja) | メモリ装置 | |
| US4658376A (en) | Magnetic bubble file system | |
| JPS6391756A (ja) | 記憶装置の部分書き込み命令処理方式 | |
| KR940006823B1 (ko) | 메모리 라이트 보호회로 | |
| JPH01226051A (ja) | メモリ制御装置 | |
| JPH064469A (ja) | 入出力装置制御方式 | |
| JPH01219930A (ja) | 間接アドレス方式の割り込み制御回路装置 | |
| JPS63155346A (ja) | Ｒａｍチエツク方式 | |
| JPH0512120A (ja) | データキヤツシユ制御方式 | |
| JPH05265942A (ja) | Ｄｍａ制御部におけるデータ入出力方法 | |
| JPH03113654A (ja) | キャッシュメモリ内蔵集積回路装置 | |
| JPH05289931A (ja) | 情報処理装置 | |
| JPH01177151A (ja) | 情報処理システム | |
| JPH0381854A (ja) | メモリアクセス方式 | |
| JPH02133854A (ja) | 転送可否メモリにアクセス可能なｄｍａコントローラ | |
| JPH0667982A (ja) | アドレス変換方式 | |
| JPS62242239A (ja) | デ−タ転送方式 | |
| JPH0516452A (ja) | プリンタ | |
| JPH05257698A (ja) | 電子計算機 |