JPH01219930A - 間接アドレス方式の割り込み制御回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は間接アドレス方式の割り込み制御回路装置に関
する。

［従来の技術］ 従来の間接アドレス方式の割り込み制御回路はアドレス
バス、データバス、及びコントロールバスを介して随時
読み出し再書き込み可能なメモリ（以下、ＲＡＭという
。）並びに中央演算処理装置（以下、ＣＰＵという。）
に接続され、割り込み制御回路は、割り込み処理のため
のベクタアドレスを格納するための読み出し専用メモリ
（以下、ＲＯＭという。）を有する。上記ＣＰＵの周辺
装置から割り込み制御回路に割り込み信号が入力される
とき、割り込み制御回路は、上記ＲＯＭに記憶され入力
された割り込み信号に対応する所定のベクタアドレスを
アドレスバスを介して上記ＲＡＭに出力して、割り込み
処理を行わせる。

［発明が解決しようとする問題点］ しかしながら、上述の従来例の割り込み制御回路におい
ては、割り込み処理のためのベクタアドレスをＲＯＭ内
に格納しているので、該ベクタアドレスは各割り込み信
号に対応して固定されている。従って、上記ベクタアド
レスを変更することができず、任意のベクタアドレスを
発生することができないという問題点があった。

本発明の目的は以上の問題点を解決し、割り込み制御回
路内に格納されるベクタアドレスを変更することができ
る割り込み制御回路を提供することにある。

［問題点を解決するための手段］ 本発明は、入力される割り込み信号に対応したベクタア
ドレスを記憶する随時読み出し再書き込み可能な記憶装
置と、入力されるベクタアドレスを上記記憶装置に書き
込む書き込み手段と、入力される割り込み信号を受信し
上記割り込み信号に対応したベクタアドレスを上記記憶
装置から読み出す読み出し手段とを備えたことを特徴と
する。

［作用］ 以上のように構成することにより、上記書き込み手段が
入力されるベクタアドレスを上記記憶装置に書き込むと
ともに、上記読み出し手段が入力される割り込み信号を
受信したとき上記割り込み信号に対応したベクタアドレ
スを上記記憶装置から読み出す。

［実施例］ 第１図は本発明の一実施例である間接アドレス方式の割
り込み制御回路１のブロック図であり、この割り込み制
御回路ｌは、８個の割り込み入力端子ＩＮＴＯないし［
ＮＴ７を有し、この割り込み入力端子ＩＮＴＯないしＩ
ＮＴ７に入力される割り込み信号に対応して変更可能な
８個のベクタアドレスを格納するベクタアドレステーブ
ルであるＲＡＭ１２を備えたことを特徴とする。

第１図において、ＣＰＵ２から出力される４ビツトのア
ドレスはアドレスバス３３ａ、及び割り込み制御回路１
内のマルチプレクサ１５を介してＲＡＭ１２に出力され
るとともに、アドレスバス３３ａｓ切り換え回路１３及
びアドレスバス３３ｂを介してメモリー回路３に出力さ
れる。ここで、メモリー回路３は、ＲＡＭ、又はＲＡＭ
−ＲＯＭ混載のメモリーから構成される。

ｃｐｕ２及びメモリー回路３は、データバス３１及びコ
ントロールバス３２を介して接続される。

ＣＰＵ２から出力される４ビツトのベクタアドレスは、
データバス３１を介してデータバッファ１１に入力され
、データバス３０を介してＲＡＭＩ２に出力されて書き
込まれる。

７個の割り込み信号ＩＮＴＯないしＩＮＴ７は割り込み
入力レジスタ１４に入力される。上記割り込み信号のう
ち１個の割り込み信号が入力されたとき、割り込み入力
レジスタ１４は、割り込み信号が入力されたことを示す
割り込み入力信号を割り込み信号発生回路１６に出力す
るとともに、上記入力された割り込み信号に対応したベ
クタアドレスが格納されたＲＡＭ１２のアドレスをマル
チプレクサ１５を介してＲＡＭ１２に出力する。

割り込み信号発生回路１６は１．上記割り込み入力信号
に応答して割り込み要求信号をＣＰＵ２の割り込み入力
端子ＩＲＱに出力する。

ＲＡＭ１２から読み出されて出力されるベクタアドレス
は、データバス３０、切り換え回路１３、及びアドレス
バス３３ｂを介してメモリー回路３に出力される。ここ
で、マルチプレクサ１５は、後述する切り換え信号Ａが
入力されているとき、割り込み入力レジスタ１４から人
力されるアドレスをＲＡＭ１２に出力し、一方、切り換
え信号Ｂが人力されているとき、アドレスバス３３ａか
ら入力されるアドレスをＲＡＭ１２に出力する。また、
切り換え回路１３は、後述する切り換え信号Ａが入力さ
れているとき、データバス３０から入力されるベクタア
ドレスをアドレスバス３３ｂに出力し、一方、切り換え
信号Ｂが入力されているとき、アドレスバス３３ａから
入力されるアドレスをアドレスバス３３に出力する。

ＲＡＭ１２に所定のベクタアドレスを書き込むとき、Ｃ
ＰＵ２は、メモリ書き込み信号をコントロールバス３２
を介してアドレス出力及びＲＡＭ制御回路１７に出力し
、上記ベクタアドレスをデータバス３１を介してデータ
バッファ１１に出力するとともに、上記ベクタアドレス
を格納するためのＲＡＭ１２のアドレスをアドレスバス
３３ａを介してマルチプレクサ１５に出力する。アドレ
ス出力及びＲＡＭ制御回路１７は、メモリ書き込み信号
に応答して、イネーブル信号をデータバッファ１１に出
力し、切り換え信号Ｂをマルチプレクサ１５に出力する
とともに、書き込み信号をＲＡＭ１２に出力する。この
とき、データフィ９．フア１１がイネーブルされ、マル
チプレクサ１５はアドレスバス３３ａから入力されるア
ドレスをＲＡＭ１２に出力する。これによって、ＣＰＵ
２から出力されたＲＡＭ１２のアドレスに、ＣＰＵ２か
ら出力されたベクタアドレスが書き込まれる。

また、割り込み信号が入力されたときにＲＡＭ１２から
所定のベクタアドレスを読み出す場合、ＣＰＵ２は、メ
モリ読み出し信号をコントロールバス３２を介してアド
レス出力及びＲＡＭ制御回路１７に出力する。アドレス
出力及びＲＡＭ制御回路１７は、メモリ読み出し信号並
びにＣＰＵ２がベクタアドレスの格納アドレスを出力す
ることに応答して、切り換え信号Ａを切り換え回路１３
に出力し、切り換え信号Ａをマルチプレクサ１５に出力
するとともに、読み出し信号をＲＡＭ１２に出力する。

このとき、割り込み信号ＩＮＴＯないしＩＮＴ７のうち
いずれか１個の割り込み信号が入力されたとき、割り込
み入力レジスタ１４は、入力された割り込み信号に対応
するアドレスをマルチプレクサ１５に出力するとともに
、割り込み入力信号を割り込み信号発生回路１６に出力
する。

これに応答して割り込み信号発生回路１１３は、割り込
み要求信号をＣＰＵ２の割り込み入力端子ＩＲＱに出力
する。ＣＰＵ２は割り込み信号発生回路１６から上記割
り込み要求信号を受信すると、ＣＰＵ３内の所定の内部
レジスタのデータをデータバス３１を介してメモリー回
路３に出力して退避させた後、ベクタアドレス信号をＲ
ＡＭ１２から出力させるための指示信号であるメモリ読
み出し信号をコントロールバス３２を介してアドレス出
力及びＲＡＭ制御回路１７に出力する。アドレス出力及
びＲＡＭ制御回路１７は、メモリ読み出し信号並びにＣ
ＰＵ２がベクタアドレスの格納アドレスを出力すること
に応答して、切り換え信号Ａを切り換え回路１３に出力
し、切り換え信号Ａをマルチプレクサ１５に出力すると
ともに、読み出し信号をＲＡＭ１２に出力する。このと
き、割り込み入力レジスタ１４から出力されたアドレス
がマルチプレクサ１５を介してＲＡＭ１２に出力され、
該アドレスに格納されたベクタアドレスがＲＡＭ１２か
ら読み出された後、切り換え回路１３及びアドレスバス
３３ｂを介してメモリー回路３に出力される。

さらに、ＣＰＵ２から出力するアドレスをそのままメモ
リー回路３に出力する場合、ＣＰＵ２ば、ＣＰＵアドレ
ス処理信号をコントロールバス３２を介してアドレス出
力及びＲＡＭ制御回路１７に出力する。これに応答して
、アドレス出力及びＲＡＭ制御回路１７は、切り換え信
号Ｂを切り換え回路１３に出力する。これによって、Ｃ
ＰＵ２からから出力されるアドレスは、アドレスバス３
３ａ、切り換え回路１３、及びアドレスバス３３ｂを介
してメモリー回路３に出力される。

以上のように構成された割り込み制御回路において割り
込み信号が入力されたときの動作例について説明する。

なお、割り込み信号ＩＮＴＯないしＩＮＴ７に対応した
ベクタアドレスが予め上述の方法でＲＡＭ１２に格納さ
れ、ＣＰＵ２は、メモリ読み出し信号をアドレス出力及
びＲＡＭ制御回路１７に出力しているものとする。

アドレス出力及びＲＡＭ制御回路１７は、上記メモリ読
み出し信号に応答して、切り換え信号Ａを切り換え回路
１３に出力し、切り換え信号Ａをマルチプレクサ１５に
出力するとともに、読み出し信号をＲＡＭ１２に出力す
る。

このとき、割り込み信号ＩＮＴＯないしＩＮＴ７のうち
いずれか１個の割り込み信号が入力されたとき、割り込
み入力レジスタ１４は、入力された割り込み信号に対応
するアドレスをマルチプレクサ１５に出力するとともに
、割り込み入力信号を割り込み信号発生回路１６に出力
する。これに応答して割り込み信号発生回路１６は、割
り込み要求信号をＣＰＵ２の割り込み入力端子ＩＲＱに
出力する。ＣＰＵ２は割り込み信号発生回路１６から上
記割り込み要求信号を受信すると、ＣＰＵ２内の所定の
内部レジスタのデータをデータバス３１を介してメモリ
ー回路３に出力して退避させた後、ベクタアドレス信号
をＲＡＭ１２から出力させるための指示信号であるメモ
リ読み出し信号をコントロールバス３２を介してアドレ
ス出力及びＲＡＭ制御回路１７に出力する。アドレス出
力及びＲＡＭ制御回路１７は、メモリ読み出し信号並び
にＣＰＵ２がベクタアドレスの格納アドレスを出力する
ことに応答して、切り換え信号へを切り換え回路１３に
出力し、切り換え信号Ａをマルチプレクサ１５に出力す
るとともに、読み出し信号をＲＡＭ１２に出力する。こ
のとき、割り込み入力レジスタ１４から出力されたアド
レスがマルチプレクサ１５を介してＲＡＭ１２に出力さ
れ、該アドレスに格納されたベクタアドレスがＲＡＭ１
２から読み出された後、切り換え回路１３及びアドレス
バス３３ｂを介してメモリー回路３に出力される。

以上説明したように、割り込み制御回路ｌがベクタアド
レスを格納するＲＡＭ１２を備えたので、ＲＡＭ１２に
格納されたベクタアドレスを任意のベクタアドレスに随
時変更することができるという利点がある。

以上の実施例において、ＣＰＵ２から出力される４ピツ
トのアドレスは、アドレスバス３３ａ。

切り換え回路１３、及びアドレスバス３３ｂを介してメ
モリー回路３に出力されるが、これに限らず、上記ＣＰ
Ｕ２から出力される４ピツトのアドレスの一部のビット
を切り換え回路１３を介さずして直接にメモリー回路３
に出力し、一方、上記ｃｐｕ２から出力される残りのビ
ットをＲＡＭＩ２のベクタテーブルからメモリー回路３
に出力するようにしてもよい。

以上の実施例においては、ＲＡＭ１２及びメモリー回路
３のアドレスが４ピツトの場合について述べているが、
これに限らず、任意数のビットであってもよい。

［発明の効果］ 以上詳述したように本発明によれば、入力される割り込
み信号に対応したベクタアドレスを記憶する随時読み出
し再書き込み可能な記憶装置と、入力されるベクタアド
レスを上記記憶装置に書き込む書き込み手段と、入力さ
れる割り込み信号を受信し上記割り込み信号に対応した
ベクタアドレスを上記記憶装置から読み出す読み出し手
段とを備えたので、割り込み制御回路内に格納されるベ
クタアドレスを随時変更することができる割り込み制御
回路を提供することができるという利点がある。これに
よって、割り込み信号に応じて随時ベクタアドレスを変
更することができるので、上。

記割り込み制御回路を用いてフレキシブルな処理を行う
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例である間接アドレス方式の割
り込み制御回路の回路図である。 １・・・割り込み制御回路、 ２・・・中央演算処理装置（ｃｐｕ）、３・・・メモリ
ー回路、 １１・・・データバッファ、 １２・・・随時読み出し再書き込み可能なメモリ（ＲＡ
Ｍ）、 １３・・・切り換え回路、 １４・・・割り込み入力レジスタ、 １５・・・マルチプレクサ、 １６・・・割り込み信号発生回路、 １７・・・アドレス出力及びＲＡＭ制御回路。

Claims (1)

【特許請求の範囲】
1. （１）入力される割り込み信号に対応したベクタアドレ
   スを記憶する随時読み出し再書き込み可能な記憶装置と
   、 入力されるベクタアドレスを上記記憶装置に書き込む書
   き込み手段と、 入力される割り込み信号を受信し上記割り込み信号に対
   応したベクタアドレスを上記記憶装置から読み出す読み
   出し手段とを備えたことを特徴とする間接アドレス方式
   の割り込み制御回路装置。