JPH01109460A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は中央演算処理装置（以下、ＣＰＵと記載する
。）を用いたデータ転送装置に関するものである。

［従来の技術］ 第４図は従来のデータ転送装置を示す回路図であり、図
において、（１）はＣＰＵ、（２）はアドレスバス、（
３）はデータバス、（４）はメモリリード信号線、（５
）はメモリライト信号線、（６）はアドレスデコーダ、
（７）はＲＯＭ　（ＲＥＡＤ　０ＮＬＹ　ＭＥＭＯＲＹ
）、（８）はＲＡ　Ｍ　（ＲＡＮＤＯＭ＾ＣＣＥＳＳ　
ＭＥＭＯＲＹ）、（９）と（１０）はＯＲゲート、　（
１１）は入力ボート、（１２）は出　、カボートである
。

上記ＣＰＵ（１）はアドレスバス（２）、データバス（
３）、メモリリード端子πおよびメモリライト端子Ｗを
有している。上記アドレスバス（２）はアドレスデコー
ダ（６）、ＲＯＭ　（７）ｔ−５よびＲＡＭ（８）に接
続されている。上記データバス（３）はＲＯＭ　（７）
、ＲＡＭ（８）、入力ボート（１１）および出力ボート
（１２）に接続され、データの転送を行う。

上記メモリリード信号線（４）はＣＰＵ（１）からＲＯ
Ｍ　（７）のメモリリード端子π、ＦＬ　Ａ　Ｍ　（８
）のメモリリード端子πおよびＯＲゲート（９）の他方
の入力端子に接続されている。上記メモリライト信号線
（５）はＣＰＵ（１）からＲＡ　Ｍ　＜８　＞のメモリ
ライト端子ＷとＯＲゲート（１０）の他方の入力端子に
接続されている。上記アドレスデコーダ（６）の出力線
は４本ありそれぞれＲＯＭ　（７）のチップセレクト端
子で、ＲＡＭ（８）のチップセレクト端子Ｕ、ＯＲゲー
ト（９）およびＯＲゲート（１０）のそれセれの一方の
入力端子に接続している。上記アドレスデコーダ（６）
は特定のアドレス信号をＣＰＵ（１）が出力した時、対
応する１本の出力線をアクティブ″Ｌ′にするものであ
る。上記ＲＯＭ（７）にはＣＰＵ（１）を動作させるた
めのファームウェア（ＦＩＲＭ−＾ＲＥ）が記憶されて
いる。ＲＡＭ（８）はｃｐＵ（１）の動作を助けるもの
である。上記ＯＲゲート（９）の入力は上記ＣＰＵ（１
）のメモリリード端子πからのメモリリード信号線（４
）と上記アドレスデコーダ（６）からの出力線とから加
わり、その出力は入力ポート（１１）の出力イネーブル
端子σに加わる。上記ＯＲゲート（１０）の入力は上記
ＣＰＵ（１）のメモリライト端子Ｗからのメモリライト
信号線（５）と上記アドレスデコーダ（６）の出力線と
が加わり、その出力は出カポ−）　（１２）の出力ラッ
チ端子ｒに加わる。

従来のデータ転送装置は上記のように構成され、ＣＰＵ
（１）の動作として「命令フェッチ」、「データ読込み
」および「データ書込み」の各サイクルに分類できる。

ＣＰＵ（１）は命令フェッチサイクルになるとファーム
ウェアの記憶されているＲ　ＯＭ　（７）を選択するよ
うにアドレスデコーダ（６）にアドレス信号、同時に命
令の入っているＲ　ＯＭ　（７）にアドレス信号を与え
る。この時メモリリード信号がアクティブ″Ｌ”となる
、上記メモリリード信号によりＲＯＭ（７）に記憶され
た命令がＣＰＵ（１）に読込まれる。

ＣＰＵ（１）により入力ポート（１１）のデータを読込
む場合、すなわちデータ読込みサイクルになるとアドレ
スデコーダ（６）に該当アドレス信号を与えＯＲゲート
（９）の一方の入力端子をアクティブ”Ｌ”にする、メ
モリリード信号をアクティブ″Ｌ″にして、上記ＯＲゲ
ート（９）の他方の入力端子をアクティブ″Ｌ″にする
。上記２つの入力信号により初めて上記ＯＲゲート（９
）の出力信号はアクティブ″Ｌ”になり入カポ−）　（
１１）の出力イネーブル端子Ｕがイネーブルとなる。す
なわちデータノ（ス（３）に入カポ−）　（１１）のデ
ータが載る。上記データをＣＰＵ（１）はあるタイミン
グでラッチしＣＰＵ（１）内線取り込む。

ＣＰＵ（１）より出力ポート（１２）にデータを書込む
場合、すなわちデータ書込みサイクルも上記とほぼ同様
である。ＣＰＵ（１）よりアドレスデコーダ（６）に該
当アドレス信号を与え、ＯＲゲート（１Ｇ）の一方の入
力端子をアクティブ″Ｌ″にする。

次にデータバス（３）に出力ポート（１２）へ書込みた
いデータを載せる。そして、メモリライト信号をアクテ
ィブ′″Ｌ′″にして、上記ＯＲゲート（１０）の他方
の入力端子をアクティブＬ”にする、上記２つの入力信
号により初めてＯＲゲー）　（１０）の出力信号がアク
ティブＬ”になり出力ポート（１２）へデータバス（３
）のデータが書込まれる。そして、ＯＲゲー）　（１Ｇ
）の出力が”Ｌ″′→″Ｈ”に変化する工・ツジで出力
ポート（１２）はデータバス（３）のデータをう・ツチ
する。

以上が個々の動作であるが、ＣＰｔＪ（１）のファーム
ウェアにより入力ポート（１１）のデータを出力ポート
（１２）に転送させる場合、ＣＰＵ（１）が例えば８ビ
ツトＣＰＵ、６８００系である場合ニモニックでは ＬＤＡＡ　　＄５ＳＳＳ ＳＴＡＡ　　＄ＤＤＤＤ の２つの命令から成る。ここで５ｓｓｓｓは入力ポード
アドレス〈ソースアドレス）、＄ＤＤＤＤは出力ポード
アドレス（ディスティネーションアドレス）を示す、こ
れを上記ＣＰＵ（１）の動作としてとらえると、以下の
ようになる。

最初の命令をフェッチする。

５ｓｓｓｓのデータをＣＰＵ（１）へ読込む。

２番目の命令をフェッチする。

その命令に従いＣＰＵ（１）内のデータ、すなわちアキ
ュームレータの内容を＄ＤＤＤＤに書込む。

という動作を行う。

［発明が解決しようとする問題点］ 上記のような従来のデータ転送装置では、ＣＰＵを介在
させデータ転送は最低２つの命令を要する、６８００系
を例にとると各命令４マシーンサイクルで合計８マシー
ンサイクル必要となるために、これはＣＰＵクロックを
４ＭＨｚとすると８μｓｅｃデ一タ転送時間が必要であ
る。

このように従来のデータ転送装置ではＣＰＵを介在させ
て転送時間を早くするには制限があり、システム全体の
例えばプリンタのスループット（ｔｈｒｏｕｇｈｐｕｔ
）を低下させていたという問題点があった。

この発明は、かかる問題点を解決するためになされたも
ので、ＣＰＵを介在させたデータ転送装置で転送時間を
早くすることができ、システム全体の例えばプリンタの
スループットを向上させることができるデータ転送装置
を得ることを目的とする。

［問題点を解決するため・の手段］゛ この発明に係るデータ転送装置は、データ転送をファー
ムウェアで実行できる中央演算処理装置、上記中央演算
処理装置を動作させるための上記ファームウェアを記憶
しておく記憶手段、データを入力する入力手段、上記デ
ータを出力する出力手段、上記中央演算処理装置が上記
入力手段のデータを読込むサイクルで上記データを上記
出力手段に書込む手段を備えたものである。

［作用］ この発明においては、ＣＰＵが入力手段のデータを読込
むサイクルで上記データを出力手段に書込む手段により
、ＣＰＵのデータ読込み命令に従って、入力手段からＣ
ＰＵヘデータを読込むと同時に出力手段に上記データを
書込むものである。

［実施例］ 第１図はこの発明の一実施例を示す回路図であり、（２
）、（３）、（７）、（８）、（９）、（１１）および
（１２）は上記従来装置と全く同一のものである。

（１）はＣＰＵであり、アドレスバス（２）、データバ
ス（３）、メモリリード端子π、メモリライト端子Ｗお
よび外部出力クロック端子Ｅを有している。

（４）はメモリリード信号線であり、ＣＰＵ（１）から
ＲＯＭ　（７）のメモリリード端子π、ＲＡＭ（８）の
メモリリード端子π、ＯＲゲート（９）とＯＲゲート（
１６）のそれぞれの一方の入力端子に接続されている。

（５）はメモリライト信号線であり、ＣＰＵ（１）から
ＲＡ　Ｍ　（８）のメモリライト端子Ｗだけに接続され
ている。（６）はアドレスデコーダであり、出力線は３
本有しそれぞれＲＯＭ　（７）のチップセレクト端子？
１ｍ、ＲＡＭ（８）のチップセレクト端子でおよびＯＲ
ゲート（９）と（１４）のそれぞれの一方の入力端子に
接続されている。　（１３）は外部出力クロック信号線
であり、ＣＰＵ（１）からインバータ（１５）の入力端
子に接続されている。　（１４）はＯＲゲートであり、
一方の入力端子にはアドレスデコーダ（６）からの出力
線、他方の入力端子にはＯＲゲート（１Ｂ）の出力線が
接続され、その出力端子は出力ボート（１２）の出力ラ
ッチ端子ｒに接続されている。（１６）はＯＲゲートで
あり、一方の入力端子にはＣＰＵ（１）からのメモリリ
ード信号線（４）、他方の入力端子にはインバータ（１
５）を介してＣＰＵ（１）からの外部出力クロック信号
線が接続され、その出力端子はＯＲゲート（１４）゛の
他方の入力端子に接続されている。

次に上記実施例の動作を第２図を参照しながら説明する
。第２図はデータ転送装置の動作を説明するタイミング
チャート図である。

ＣＰＵ（１）により入力ボート（１１）のデータを読込
む場合、すなわちデータ読込みサイクルでアト　、レス
デコーダ（６）へ第２図（ｂ）に示す該当のアドレス信
号を与え、第２図（ｃ）に示すアドレスデコーダ（６）
の出力信号がＯＲゲート（９）の一方の入力端子をアク
ティブＬ”にする、また、同時に上記出力信号がＯＲゲ
ート（１４）の一方の入力端子をアクティブＬ”にする
０次にＣＰＵ（１）が第２図（ｄ）に示すメモリリード
信号をアクティブ″Ｌ”にするとＯＲゲート（９）の出
力信号は第２図（ｅ）に示すように初めてアクティブ”
Ｌ”になり入力ボート（１１）の出力イネーブル端子σ
がイネーブルとなる。すなわち、データバス（３）に入
力ボート（１１）のデータが載る。上記データバス（３
）上のデータはＯＲゲート（９）の入力信号のどちらか
がアクティブＬ”でなくなるまで続く。

外部出力クロック信号はＣＰＵ（１）の上記メモリリー
ド信号に対して第２図（ａ）に示すような波形である。

このため、ＯＲゲート（１６）の出力信号は、インバー
タ（１５）を介した第２図（鳳）に示す外部出力クロッ
ク信号の反転信号と第２１１（ｄ）に示すメモリリード
信号とを入力信号として、第２図（ｆ）に示す波形とな
る。すなわち、入力ポート（１１）の出力イネーブル端
子υがイネーブルの間に出力ポート（１２）の出力ラッ
チ端子℃は第２図（ｆ）に示すように”Ｈ”→”Ｌ″、
′Ｌ″→”Ｈ”と変化し、この”Ｌ″→″Ｈ′″への変
化によりデータバス（３）上の入力ポート（１１）のデ
ータを出力ポート（１２）に転送することができる。

従って例えば８ビツトＣＰＵ、６８００系では、ＬＤＡ
Ａ　　＄５ＳＳＳ の１つの命令で済み４マシーンサイクルとなり、４ＭＨ
ｚのＣＰＵクロックを用いる゛と４μｓｅｃと従来例の
８μｓｃｃの半分と早いスピードでデータ転送できる。

なお、上記実施例では入力ポート（１１）と出力ポート
（１２）の数の比が１対１であったが、複数の入力ポー
トまたは多数のアドレスにまたがっている場合で出力ポ
ートが１つという場合のＮ対１（Ｎ＞１＞の関係におい
ても同様の動作を期待できる。　第３図は入力ポートと
してＲＡ　Ｍ　（１７）を使用した場合を示したもので
、その動作において相異するところはデータ読込みサイ
クルでメモリリード信号がアクティブ″Ｌ“の時、ＲＡ
　Ｍ　（ｌ））の該当アドレスに記憶されているデータ
がデータバス（３）に載る動作だけである。

［発明の効果］ この発明は以上説明したとおり、データ転送をファーム
ウェアで実行できる中央演算処理装置、上記中央演算処
理装置を動作させるための上記ファームウェアを記憶し
ておく記憶手段、データを入力する入力手段、上記デー
タを出力する出力手段、上記中央演算処理装置が上記入
力手段のデータを読込むサイクルで上記データを上記出
力手段に書込む手段でデータ転送装置を構成したので、
ＣＰＵの１つの命令、すなわちデー、夕読込み命令のみ
で出力手段にデータを書込むことができ、それゆえにデ
ータ転送の時間を短くできシステム全体の例えばプリン
タのスループットを向上させることができるという効果
がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図の動作を説明するタイミングチャート図、第３図は
この発明の他の実施例を示す回路図、第４図は従来のデ
ータ転送装置を示す回路図である。 図において、（１）はＣＰＵ（中央演算処理装置）、（
２）はアドレスバス、（３）はデータバス、（４）はメ
モリリード信号線、（５）はメモリライト信号線、（６
）はアドレスデコーダ、（７）はＲＯＭ、（８）はＲＡ
Ｍ、（９）、（１４）および（１６）はＯＲゲート、（
１１）は入力ポート、（１２）は出力ポート、（１３）
は外部出力クロック信号線、（１５）はインバータであ
る。 なお、図中同一符号は同一または相当部分を示８：ＲＡ
Ｍ １５２図

Claims (1)

【特許請求の範囲】
1. （１）データ転送をファームウェアで実行できる中央演
   算処理装置、上記中央演算処理装置を動作させるための
   上記ファームウェアを記憶しておく記憶手段、データを
   入力する入力手段、上記データを出力する出力手段、上
   記中央演算処理装置が上記入力手段のデータを読込むサ
   イクルで上記データを上記出力手段に書込む手段を備え
   たことを特徴とするデータ転送装置。