JPS633392B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は例えばパイプライン方式の計算機に
おけるベクトルデータのメモリアクセス競合によ
る遅延を短くすることに関するものである。

従来のこの種の装置として第１図と第２図に示
すものがあつた。第１図の１〜４は同一のメモリ
回路ブロツクであり、メモリ回路ブロツク１の詳
細を第２図に示す。図に於て、５はデータレジス
タ、６はアドレスレジスタ、７，８はレジスタ、
１０は撰択回路を持つた出力レジスタ、１１はメ
モリ回路、１２，１３は１ビツトのレジスタ、１
４はレジスタ７，８，１２，１３、及びメモリ回
路１１の制御を行う制御回路、１５はレジスタ
６，７のデータをメモリ回路ブロツク１〜４に入
力する制御を行なう制御回路、１６はメモリ回路
ブロツク１〜４の出力をレジスタ１０に格納する
動作を制御する制御回路、１０１〜１０４は各々
レジスタ１２及びメモリ回路ブロツク２〜４のレ
ジスタ１２に対応するレジスタからの１ビツトの
情報を制御回路１５に送る信号線、１０５はレジ
スタ６の下位２ビツトのデータを制御回路１５に
送るパス、１０６〜１０９は制御回路１５から出
力された信号を各々メモリ回路ブロツク１〜４に
送る信号線、１１０〜１１３は各々レジスタ１３
及びメモリ回路ブロツク２〜４のレジスタ１３に
対応するレジスタの１ビツトの情報を制御回路１
６に送る信号線、１１６は制御回路１６の制御信
号をレジスタ１０に送る信号線、１１７，１１８
は各々レジスタ５，６にデータを入力するパス、
１１９はレジスタ５のデータをレジスタ７及びメ
モリ回路ブロツク２〜４の対応するレジスタに送
るパス、１２０はレジスタ６の下位２ビツト除い
たデータをレジスタ８及びメモリ回路ブロツク２
〜４の対応するレジスタに送るパス、１２１はレ
ジスタ８のデータをメモリ回路１１に送るパス、
１２２〜１２５は各々メモリ回路１１及びメモリ
回路ブロツク２〜４の対応するメモリ回路の出力
をレジスタ１０に送るパス、１２６はレジスタ１
０のデータを出力するパス、１２７はレジスタ７
のデータをメモリ回路１１へアドレスデータとし
て入力するパスである。

次に動作について説明する。この場合メモリ回
路１１のサイクル・タイムはマシン・サイクル・
タイムの２倍であるとし、その動作のタイミン
グ・パルスを第３図に示す。図のパルスのうち、
実線で示したパルスは次に説明するデータをラツ
チするタイミング・パルスを、破線で示したパル
スは他のデータをラツチするタイミングパルスで
あることを示す。まずメモリ回路１１及びメモリ
回路ブロツク２〜４に対応するメモリ回路のデー
タを読み出す場合について説明する。この説明で
はメモリ回路ブロツク１のメモリ回路１１に格納
されているデータを読み出す場合について述べ
る。なお、データがメモリ回路ブロツク２〜４の
メモリ回路に格納されている場合も同様である。

第１のクロツク・パルスの後に、読み出される
べきデータのアドレスがレジスタ６に格納され
る。レジスタ６に格納されたデータの下位２ビツ
トはメモリ回路ブロツク１〜４の１つを示し、こ
の２ビツトの値が０、１、２、３のとき各々メモ
リ回路ブロツク１，２，３，４を示す。レジスタ
６の下位２ビツトを除くデータはメモリ回路１１
及びメモリ回路ブロツク２〜４に対応するメモリ
回路におけるアドレスを示す。この場合、読み出
すデータはメモリ回路ブロツク１に格納されてい
るから、上記の下位２ビツトの値は０である。次
に上記の下位２ビツトの情報は制御回路１５に送
られる。制御回路１５に入力する信号線１０１〜
１０４、すなわちレジスタ１２及びメモリ回路ブ
ロツク２〜４のレジスタ１２に対応するレジスタ
の情報はメモリ回路ブロツク１〜４の各々のメモ
リ回路がアクセスされているか否かの情報を各々
1.0で示している。制御回路１５は上記の下位２
ビツトで示されたメモリ回路ブロツク１〜４から
の信号線１０１〜１０４の１つの信号が０である
場合、この回路に入力する信号線１０６〜１０９
の１つに制御信号を出力する。この場合レジスタ
１２が０ならば信号線１０６に制御信号を出力さ
れて第２のクロツク・パルスでレジスタ６の下位
２ビツトを除くデータがレジスタ７に格納され、
レジスタ１２がセツトされてメモリ回路１１のア
クセスが開始される。続いてレジスタ６、制御回
路１５に関し上記の第１のクロツク・パルスで述
べた動作が実行される。第１のクロツク・パルス
で制御回路１５に入力される信号線１０１〜１０
４の上記の下位２ビツトのデータで示される信号
線のデータが１の時、つまりこの場合１０１のデ
ータが１の時、この信号線のデータが０にをつた
後に送られてくるクロツク・パルスまで上記の第
２のクロツク・パルスでの動作は待ち状態にな
り、上記の時点から実行される。レジスタ１２は
セツトされてから、1.5クロツク・タイムの後に
リセツトされ、同時にメモリ回路１１のレジスタ
７のアドレスに格納されているデータがパス１２
２に出力されていることを示す情報を格納する１
ビツトのレジスタ１３がセツトされる。レジスタ
１３の情報はメモリ回路ブロツク２〜４のレジス
タ１３に対応するレジスタの情報と共に信号線１
１０〜１１３によつて制御回路１６に送られる。
制御回路１６は次のクロツク・パルスで１６は上
記のレジスタ１３あるいは他のメモリ回路ブロツ
ク２〜４に対応するレジスタのセツトされている
メモリ回路１１あるいはこれに対応するメモリ回
路の出力をレジスタ１０に格納する。この場合、
メモリ回路１１の出力が格納される。こうして、
１番目のクロツク・パルスでレジスタ６にアドレ
スが入力されたメモリ回路１１のデータは、レジ
スタ１０に格納され、メモリ装置から出力され
る。２番目のクロツク・パルスでレジスタ６にア
ドレスが入力されたデータは、格納されているメ
モリ回路がメモリ回路ブロツク２〜４に含まれて
いれば、このメモリ回路のアクセスはメモリ回路
１１のアクセスと並列に実行できるから上記のレ
ジスタ１０に先のデータが格納されたクロツク・
パルスの次のクロツク・パルスでレジスタ１０に
格納される。こうして各クロツク・パルスごとに
アドレスをレジスタ６に格納すれば、アクセスさ
れている最中のメモリ回路をアクセスしようとし
ない限り、３クロツク・タイムの遅れで各クロツ
ク・パルスごとにこれらのアドレスに格納されて
いるデータを出力できる。

次にメモリ回路１１及びメモリ回路ブロツク２
〜４のメモリ回路１１に対応するメモリ回路に書
き込む場合について説明する。メモリ回路１１の
サイクル・タイムは読み出す場合と同一であると
する。第１のクロツク・パルスでレジスタ５，６
に各々書き込むデータと、このデータのアドレ
ス・データが格納される。次にレジスタ６の下位
２ビツトの情報が制御回路１５に送られ、読み出
しの場合と同様に制御信号が信号線１０６〜１０
９を経てメモリ回路ブロツク１〜４の１つに送ら
れる。第２のクロツク・パルスで、制御信号の送
られたメモリ回路ブロツク１〜４のレジスタ７，
８あるいはこのレジスタ７，８に対応する他のレ
ジスタに各々レジスタ６の下位２ビツトを除いた
データと、レジスタ５のデータが格納され、レジ
スタ１２あるいはこのレジスタ１２に対応する他
のレジスタがセツトされてメモリ回路１１あるい
はこのメモリ回路１１に対応する他のメモリ回路
のアクセスが開始される。次に上記の第１のクロ
ツク・パルスで述べたものと同様の動作が実行さ
れる。レジスタ１２は1.5クロツク・タイムの後
リセツトされる。第３のクロツク・パルス以後は
第２のクロツク・パルスで述べた動作を繰り返
す。こうして、アクセスされている最中のメモリ
回路をアクセスしようとしない限り、各クロツ
ク・パルスごとにデータを書き込むことができ
る。またアクセスしようとするメモリ回路がアク
セスされている最中で信号線１０１〜１０４の対
応する１本のデータが１の場合、読み出しの場合
と同様に待ち状態となる。

従来のメモリ装置は以上のように構成されてい
るので、例えば１クロツク・タイムごとにデータ
をアクセスしようとする場合にアクセスされてい
るメモリ回路１１あるいはメモリ回路ブロツク２
〜４のメモリ回路１１に対応するメモリ回路をア
クセスしようとすると、このアクセスだけでな
く、続く別のメモリ回路へのアクセスまでが待ち
の状態になるという欠点があつた。

この発明は上記のような従来のものの欠点を除
去するためになされたもので、１つのメモリ回路
におけるアクセス競合によるアクセスの遅延が他
のメモリ回路のアクセスを遅延させずに動作でき
るメモリ装置を提供することを目的としている。

以下、この発明の一実施例を第４図、第５図に
ついて説明する。第４図の１ａ〜４ａは同一のメ
モリ回路ブロツクであり、このメモリ回路ブロツ
クの詳細を第５図に示す。図に於て、５，６，１
０，１１，１３，１１０〜１１３，１１６〜１１
８，１２６は、第１図、第２図に示したものと全
く同一のものである。１５ａ，１６ａは制御回
路、２０〜２２はFIFO（First In First Outバツ
フア、２３は選択回路、２４はメモリ回路１１、
レジスタ１３、バツフア２１〜２３の制御を行な
う制御回路、２５は制御回路１５ａ，１６ａによ
つて制御されるFIFOバツフア１０５ａはレジス
タ６の下位２ビツトのデータを制御回路１５ａ、
バツフア２５に送るバス、１０６ａ〜１０９ａは
制御回路１５ａの制御信号を各々選択回路２３及
びメモリ回路ブロツク２ａ〜４ａの制御回路２４
に対応する制御回路に送る信号線、１１９ａはレ
ジスタ５のデータをバツフア２０及びメモリ回路
ブロツク２ａ〜４ａのFIFOバツフア２０に対応
するFIFOバツフアに送るパス、１２０ａはレジ
スタ６の下位２ビツトを除いたデータをバツフア
２１及びメモリ回路ブロツク２ａ〜４ａのバツフ
ア２１に対応するFIFOバツフアに送るパス、１
２１ａはバツフア２１の出力をメモリ回路１１に
送るパス、１２２ａ〜１２５ａは各々選択回路２
３及びメモリ回路ブロツク２ａ〜４ａの選択回路
２３に対応する選択回路の出力をレジスタ１０に
送るパス、１２７ａはバツフア２０の出力をアド
レスデータとしてメモリ回路１１に入力するパ
ス、１２８はメモリ回路１１の出力をバツフア２
２，２３に送るパス、１２９はFIFOバツフア２
５の出力を制御回路１６ａに送るパス、１３０，
１３１は各々制御回路１５ａ，１６ａの制御信号
をバツフア２５に送る信号線、１３２はバツフア
２２の出力をバツフア２３に送るパスである。

上記のように構成されたメモリ装置の動作につ
いて、従来の装置の動作と対比させながら説明す
る。メモリのサイクル・タイムは従来の装置と同
じくマシン・サイクル・タイムの２倍であるとす
る。

まず、メモリ回路１１及びメモリ回路ブロツク
２ａ〜４ａのメモリ回路１１に対応するメモリ回
路からデータを読み出す場合について説明する。
第１のクロツク・パルスの後、従来装置と同様の
タイミングでレジスタ６にアドレスのデータが格
納される。このデータの示す情報は従来装置と同
様である。このデータの下位２ビツトのデータが
制御回路１５ａに送られ、この下位２ビツトのデ
ータによつて示されるメモリ回路ブロツク１ａ〜
４ａの１つに信号線１０６ａ〜１０９ａを通じ制
御信号が送られる。

ここではメモリ回路ブロツク１ａに送られた場
合について説明する。上記の制御信号で制御回路
２４の制御動作が開始され、レジスタ６の下位２
ビツトを除くデータはFIFOバツフア２０に格納
される。同時に制御回路１５ａはFIFOバツフア
２５に制御信号を送りこのバツフア２５はレジス
タ６の下位２ビツトを格納する。第２のクロツ
ク・パルスでバツフア２０に格納されたデータが
出力され、メモリ回路１１のアクセスが開始され
る。この時メモリ回路１１が他のアドレス・デー
タによつてアクセスされている場合、バツフア２
０からはこのアドレス・データが出力されてお
り、このアクセスの終了後に前記の第１のクロツ
ク・パルスで格納されたアドレス・データが出力
されて、このアドレス・データで示されるデータ
のアクセスが開始される。メモリ回路ブロツク１
ａ〜４ａはこのような構造になつているため従来
装置のメモリ回路がアクセスされている最中であ
ることを示すレジスタ１２は必要でなく、レジス
タ６に格納されたデータは次のクロツク・パルス
でこれらの回路に送ることができる。またバツフ
ア２０はFIFOレジスタであるため複数のアドレ
ス・データが格納された場合、格納された順に出
力され、メモリ回路１１のアクセスが行なわれ
る。

メモリ回路１１でアクセスが開始されると従来
の装置と同様のタイミングでレジスタ１３がセツ
トされ、次のクロツク・パルスで出力可能になる
という情報が出力される。

このクロツク・パルスで、FIFOバツフア２２
が空な場合、メモリ回路１１の出力はバツフア２
３によつて選択、出力され、制御回路１６ａによ
つて選ばれた場合レジスタ１０に格納されてメモ
リ装置から出力され、従来の装置と同様のタイミ
ングでレジスタ１３はリセツトされる。制御回路
１６ａによつて選ばれない場合、及びバツフア２
２が空でない場合バツフア２２に格納される。バ
ツフア２２が空でない場合、レジスタ１３は常に
セツトされ順に順次出力され、レジスタ１０に格
納されて本メモリ装置から出力される。次にメモ
リ回路ブロツク１ａ〜４ａからの出力データのう
ち１つを選択してレジスタ１０に格納する動作を
制御する制御回路１６ａについて説明する。ここ
では、上記のデータの選択される順番を、対応す
るアドレス・データの入力順にする場合を説明す
る。

上に述べたように、メモリ回路ブロツク１ａ〜
４ａがデータを出力中であるか否かはレジスタ１
３あるいはメモリ回路ブロツク２ａ〜４ａのレジ
スタ１３に対応するレジスタの情報によつて示さ
れ信号線１１０〜１１３によつて制御回路１６ａ
に入力される。一方、FIFOバツフア２５には、
入力されたアドレス・データの下位２ビツトのデ
ータが入力された順番に格納されているから、レ
ジスタ１０にデータが格納するたびに制御回路２
４の先頭のデータを出力して次のデータが先頭に
来るような制御を行なうことによつて、制御回路
２４の先頭のデータは上記のレヅスタ１０に格納
されたデータのアドレス・データに続くアドレ
ス・データが送られたメモリ回路ブロツク１ａ〜
４ａの選択を示す情報となる。

従つて、メモリ回路ブロツク１ａ〜４ａからの
信号線１１０〜１１３について、バツフア２５の
先頭データで示されるものの信号がセツトされる
まで待ち、クロツク・パルスのタイミングでこの
回路からの出力をレジスタ１０に格納するという
動作で、レジスタ１０から出力されるデータの順
番はアドレス・データが入力された順番と対応す
る。

次にメモリ回路１１及びメモリ回路ブロツク２
ａ〜４ａのメモリ回路１１に対応するメモリ回路
に書き込む場合について説明する。第１図のクロ
ツク・パルスでレジスタ５，６に各々書き込むデ
ータと、このデータのアドレス・データが格納さ
れる。次にレジスタ６の下位２ビツトの情報が制
御回路１５ａに入力され読み出しの場合と同様に
制御信号がメモリ回路ブロツク１ａ〜４ａの１つ
に送られる。

制御信号の送られた回路では、レジスタ５のデ
ータ、レジスタ６の下位２ビツトを除くデータを
各々FIFOバツフア２０，２１あるいはメモリ回
路ブロツク２ａ〜４ａのバツフア２０，２１に対
応するFIFOバツフアに格納する。例えばこれが
バツフア２０，２１に格納された場合、第２のク
ロツク・パルスでバツフア２０，２１からこの格
納されたデータが出力され、メモリ回路のアクセ
スが開始され、続いて第１のクロツク・パルスで
述べた動作が実行される。第３のクロツク・パル
ス以後は第２のクロツク・パルスで述べた動作を
繰り返す。バツフア２０，２１ではデータは出力
が開始されてから、２クロツク・タイムの後、次
のデータの出力が開始され、このデータが無い場
合、バツフア２０，２１は空になり、メモリ回路
１１のアクセスは終了する。上記の第２のクロツ
ク・パルスの時点で、上記の第１のクロツク・パ
ルスでバツフア２０，２１に格納されたデータよ
りも先に格納されたデータが出力されている場
合、前者のデータは先に格納されたデータが全て
出力され終るまで待ち状態になる。

このように、メモリ回路のアクセス競合による
待ちは、メモリ回路ブロツク１ａ〜４ａのFIFO
バツフアで行なわれるため、アクセスされていな
いメモリ回路への書き込みは遅延なしに行なわれ
る。

なお、上記実施例では読み出しの場合アドレ
ス・データの入力された順にデータを出力する場
合について述べたが、制御回路１６ａをレジスタ
１３あるいはメモリ回路ブロツク２ａ〜４ａのレ
ジスタ１３に対応するレジスタがセツトされたデ
ータの順番にレジスタ１０に格納するような制御
を行なうように構成すれば、メモリ回路からの出
力が可能になつた順にメモリ装置から出力でき、
上記の実施例よりも速くデータを出力できる。こ
の場合メモリ装置から出力されたデータは必ずし
もアドレス・データの入力された順番とはならな
いため、出力データがどのアドレス・データに対
応するものかを示す情報を出力する必要がある。
第６図に示した回路は第４図に示した回路に付加
されて上記の情報を出力する回路であり、５１〜
５４はFIFO機能を持つたバツフアで各々メモリ
回路ブロツク１ａ〜４ａに対応するもの、５５は
レジスタ、５６はレジスタ５５のデータに１を加
えたデータを出力する加算回路、５７は選択回路
を持つたレジスタ、５８は上記の番号を示すデー
タを発生する回路の全体、２０１はレジスタ５５
の出力を加算回路５６に送るパス、２０２はレジ
スタ５５の出力をバツフア５１〜５４，５６に送
るパス、２０３〜２０６は各々バツフア５１〜５
４の出力をレジスタ５７に送るパス、２０７はレ
ジスタ５７のデータをメモリ装置から出力するパ
スである。この回路では、アドレス・データガレ
ジスタ５５に新たなデータが格納される。このデ
ータは上記の加算回路５６の出力であるから、５
５に格納されるデータは遂次、１、２、３、……
と変化する。上記のアドレス・データがメモリ回
路ブロツク１ａ〜４ａの１つに送られ格納される
と同時にレジスタ５５のデータは上記の格納され
たメモリ回路ブロツク１ａ〜４ａに対応する
FIFOバツフア５１〜５４の１つに格納される。
次に上記のアドレス・データに対応するメモリ回
路の出力データがレジスタ１０に格納されると同
時に、上記のバツフア５１〜５４の１つに格納さ
れたデータがレジスタ５７に格納される。こうて
メモリ回路から出力されたデータと共に、このデ
ータと番号を示すデータも出力される。

第６図に示される上記の実施例では、番号を示
すデータを発生する回路５８を加算器とレジスタ
だけで構成したが、第７図に示されるようにこの
レジスタの出力をアドレス・データとする番号を
示すデータを格納したメモリ回路５９を付加した
構成にすれば、番号を示すデータを自由な形式で
発生できる。図で２０２ａはレジスタ５５の出力
を加算回路５６に送るパス、２０２ｂはメモリ回
路５９の出力をバツフア５１〜５４に送るパス、
２０８はレジスタ５５のデータをアドレス・デー
タとしてメモリ回路５９に送るパスを示す。

また、第７図に示される上記の実施例ではメモ
リ回路５９を用いたがこれを例えばAND回路、
OR回路の組み合わせで構成される変換回路で置
き換えても同様の効果が期待できる。

さらにまた、上記実施例ではレジスタ５，６，
１０、及び制御回路１５ａ，１６ａ、及び第６図
で示した回路を１組しか持たなかつたが、２組以
上持つ場合でも同様の効果が期待できる。

この発明は以上説明したとうり、メモリ回路に
FIFO機能を持つたバツフアを付加するという簡
単な構造によつて、１つのメモリ回路のアクセス
競合による他のメモリ回路のアクセスの開始の遅
延を防止できる。

【図面の簡単な説明】

第１図は従来のメモリ装置を示すブロツク図、
第２図は、第１図のメモリ回路ブロツク１を示す
ブロツク図、第３図は従来装置の動作のタイミン
グを示す図、第４図はこの発明の一実施例による
メモリ装置を示すブロツク図、第５図は第４図の
メモリ回路ブロツク１ａを示すブロツク図、第６
図第７図はこの発明の他の実施例によるメモリ装
置の出力データの番号を示すデータを出力する回
路のブロツク図である。 図において、１１はメモリ回路、２０〜２２は
FIFOバツフア、１５ａ，１６ａは制御回路、５
１〜５４はFLFOバツフア、５８はデータの番号
を示すデータを発生する回路である。なお、図中
同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ アドレスを保持するアドレスレジスタと、書
   込みデータを保持するデータレジスタと、上記各
   レジスタに接続されデータの読出し、書込みを行
   なうメモリ回路を有するメモリ回路ブロツクを複
   数有し、上記各メモリ回路ブロツクからのデータ
   を保持し出力する出力レジスタとを有するメモリ
   装置であつて、上記各メモリ回路ブロツクに、上
   記メモリ回路に対するアドレスを入力するFIFO
   （First In First Out）の機能を有する第１のバ
   ツフアと、上記メモリ回路に対する書込みデータ
   を入力するFIFOの機能を有する第２のバツフア
   と、上記メモリ回路からの出力を入力するFIFO
   の機能を有する第３のバツフアを設けるととも
   に、上記アドレスレジスタとデータレジスタとか
   らの各データを上記複数のメモリ回路ブロツクの
   いずれに与えるかを指示する制御回路を設けたこ
   とを特徴とするメモリ装置。 ２ 各メモリ回路ブロツクより読出される各出力
   データを、アドレスレジスタに順次入力するアド
   レス順に外部へ出力するようにしたことを特徴と
   する特許請求の範囲第１項記載のメモリ装置。 ３ 各メモリ回路ブロツクより出力される各出力
   データを、上記出力データが上記メモリ回路ブロ
   ツクより出力可能になつた順番に外部へ出力させ
   るようにしたことを特徴とする特許請求の範囲第
   １項記載のメモリ装置。 ４ アドレスを保持するアドレスレジスタと、書
   込みデータを保持するデータレジスタと、上記各
   レジスタに接続されデータの読出し・書込みを行
   なうメモリ回路を有するメモリ回路ブロツクを複
   数有し、上記各メモリ回路ブロツクからのデータ
   を保持し出力する出力レジスタを有するメモリ装
   置であつて、上記各メモリ回路ブロツクに、上記
   メモリ回路に対するアドレスを入力するFIFO
   （First In First Out）の機能を有する第１のバ
   ツフアと、上記メモリ回路に対する書込みデータ
   を入力するFIFOの機能を有する第２のバツフア
   と、上記メモリ回路からの出力を入力するFIFO
   の機能を有する第３のバツフアを設け、且つ上記
   アドレスレジスタとデータレジスタとからの各デ
   ータを上記複数のメモリ回路ブロツクのいずれに
   与えるかを指示する制御回路と、データ読出し時
   に上記アドレスレジスタに順次入力するアドレス
   に対応した番号を示すデータを発生する回路とを
   設け、上記各メモリ回路ブロツクより出力する出
   力データに上記番号データを付加して、外部へ出
   力するようにしたことを特徴とするメモリ装置。 ５ 各メモリ回路ブロツクより読出される各出力
   データを、アドレスレジスタに順次入力するアド
   レス順に外部へ出力するようにしたことを特徴と
   する特許請求の範囲第４項記載のメモリ装置。