JPH04176089A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04176089A JPH04176089A JP2303449A JP30344990A JPH04176089A JP H04176089 A JPH04176089 A JP H04176089A JP 2303449 A JP2303449 A JP 2303449A JP 30344990 A JP30344990 A JP 30344990A JP H04176089 A JPH04176089 A JP H04176089A
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- circuit
- transistors
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- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000190020 Zelkova serrata Species 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置に関し、特に画像データのフレーム
バッファ等として用いられる、シリアルボート、ボラレ
ルポートを備えたデュアルポート型のメモリ装置に関す
る。
バッファ等として用いられる、シリアルボート、ボラレ
ルポートを備えたデュアルポート型のメモリ装置に関す
る。
従来のこの種のメモリ装置について図面を参照して説明
する。
する。
第２図は従来のメモリ装置の第１の例を示す回路図であ
る。
る。
メモリセルアレイ１は、マトリクス状に配列された複数
のメモリセル１１と、これらメモリセル１１と接続する
複数のディジット線Ｄ１〜Ｄ５及びワード線（ＷＫ）と
を備えている。
のメモリセル１１と、これらメモリセル１１と接続する
複数のディジット線Ｄ１〜Ｄ５及びワード線（ＷＫ）と
を備えている。
Ｒデータ転送ゲート３は、それぞれ第１の端子を各ディ
ジット線り、〜Ｄ５と対応して接続しゲートに共に読出
しデータ転送制御信号ＲＴＧを入力してオン、オフし、
第１及び第２の端子間のデータの転送を行う複数のトラ
ンジスタＱ３１〜Ｑ３Ｓを備えている。
ジット線り、〜Ｄ５と対応して接続しゲートに共に読出
しデータ転送制御信号ＲＴＧを入力してオン、オフし、
第１及び第２の端子間のデータの転送を行う複数のトラ
ンジスタＱ３１〜Ｑ３Ｓを備えている。
Ｒレジスタ回路８は、それぞれ入出力端をデータ転送ゲ
ート３の各トランジスタＱ３１〜ＱＨの第２の端子と対
応して接続しこの入出力端に伝達されたデータを保持す
る複数のレジスタＲａ＋〜Ｒｓｓを備えている。
ート３の各トランジスタＱ３１〜ＱＨの第２の端子と対
応して接続しこの入出力端に伝達されたデータを保持す
る複数のレジスタＲａ＋〜Ｒｓｓを備えている。
データ出力回路９は、それぞれ一端を各レジスタＲ１，
〜Ｒｇ５の入出力端と対応して接続し他端をＲデータバ
ス９１と共通接続しゲートに走査信号Ｓ ３２１〜５Ｓ
２５を入力してオン、オフし、各レジスタＲａｔ〜Ｒ０
とＲデータバス９１との間のデータの転送を行う複数の
トランジスタＱ８．〜Ｑ９５を備えている。なお、Ｒデ
ータバス９１はシリアルデータＳＤＯ出力用の出力端子
Ｔ、と接続している。
〜Ｒｇ５の入出力端と対応して接続し他端をＲデータバ
ス９１と共通接続しゲートに走査信号Ｓ ３２１〜５Ｓ
２５を入力してオン、オフし、各レジスタＲａｔ〜Ｒ０
とＲデータバス９１との間のデータの転送を行う複数の
トランジスタＱ８．〜Ｑ９５を備えている。なお、Ｒデ
ータバス９１はシリアルデータＳＤＯ出力用の出力端子
Ｔ、と接続している。
帳？
ソフトレジスタ２Ａは、縦続接続された複数のフリップ
フロップＦＦ２．〜ＦＦ２．を備え、読出しクロック信
号ＲＣＫに従ってこれらフリップフロップＦ Ｆ ２１
〜ＦＦ２５の出力端から、データ出力回路９のトランジ
スタＣＬＩ〜（ｌｅｓを順次オン、オフする走査信号Ｓ
Ｓ２．〜５Ｓ２５を出力する。
フロップＦＦ２．〜ＦＦ２．を備え、読出しクロック信
号ＲＣＫに従ってこれらフリップフロップＦ Ｆ ２１
〜ＦＦ２５の出力端から、データ出力回路９のトランジ
スタＣＬＩ〜（ｌｅｓを順次オン、オフする走査信号Ｓ
Ｓ２．〜５Ｓ２５を出力する。
データ入力回路４は、Ｗデータバス４１と、各ディジッ
ト線り、〜Ｄ５を対応して設けられ一端をそれぞれＷデ
ータバス４１と接続し走査信号ＳＳｓ＋〜５Ｓｓｓに従
って順次オン、オフしＷデータバス４１からの書込み用
のシリアルデータＳＤＩを各出力端へ伝達するトランジ
スタＱ ａ ｌ−Ｑ ４ ｓとを備えている。
ト線り、〜Ｄ５を対応して設けられ一端をそれぞれＷデ
ータバス４１と接続し走査信号ＳＳｓ＋〜５Ｓｓｓに従
って順次オン、オフしＷデータバス４１からの書込み用
のシリアルデータＳＤＩを各出力端へ伝達するトランジ
スタＱ ａ ｌ−Ｑ ４ ｓとを備えている。
Ｗシフトレジスタ５Ａは縦続接続された複数段のフリッ
プフロップＦＦ５□〜ＦＦ、、を備え、書込みクロック
信号ＷＣＫに従って、データ入力回路４の各トランジス
タＱ４１〜Ｑ４５を順次オン、オフする走査信号ＳＳｓ
＋〜ｓ ｓ ｓｓを発生する。
プフロップＦＦ５□〜ＦＦ、、を備え、書込みクロック
信号ＷＣＫに従って、データ入力回路４の各トランジス
タＱ４１〜Ｑ４５を順次オン、オフする走査信号ＳＳｓ
＋〜ｓ ｓ ｓｓを発生する。
Ｗレジスタ回路６は、各ディジット線Ｄ１〜Ｄ５と対応
して設けられデータ入力回路４の対応するトランジスタ
Ｑ４１−’−Ｑ４５からのデータを保持し出力する複数
のレジスタ、Ｒａ＋〜Ｒｓ ｓを備えている。
して設けられデータ入力回路４の対応するトランジスタ
Ｑ４１−’−Ｑ４５からのデータを保持し出力する複数
のレジスタ、Ｒａ＋〜Ｒｓ ｓを備えている。
Ｗデータ転送ゲート７は、Ｗレジスタ回路６の各出力端
をディジット線Ｄ１〜Ｄ５との間にそれぞれ対応して設
けられ書込み制御信号ＷＴＧによりオン、オフしてＷレ
ジスタ回路６からの対応するデータを対応するディジッ
ト線（Ｄ、〜Ｄりへ伝達する複数のトランジスタＱ７□
Ｑｒｉを備えている。
をディジット線Ｄ１〜Ｄ５との間にそれぞれ対応して設
けられ書込み制御信号ＷＴＧによりオン、オフしてＷレ
ジスタ回路６からの対応するデータを対応するディジッ
ト線（Ｄ、〜Ｄりへ伝達する複数のトランジスタＱ７□
Ｑｒｉを備えている。
上述した構成によりシリアルボートが形成されている。
次に、このメモリ装置の動作について、まずデータを読
出す場合を例にして説明する。
出す場合を例にして説明する。
メモリセルアレイ１において、行アドレスにのワード線
Ｗ１が活性化してワード線Ｗ８上のメモリセル１１をリ
フレッシュすると、各メモリセル１１のデータが対応す
るディジット線Ｄ１〜Ｄ、上に現われる。
Ｗ１が活性化してワード線Ｗ８上のメモリセル１１をリ
フレッシュすると、各メモリセル１１のデータが対応す
るディジット線Ｄ１〜Ｄ、上に現われる。
この直後に読出しデータ転送制御信号ＲＴＧによりＲデ
ータ転送ゲート３を開くと、各ディジット線Ｄ１〜Ｄ、
上のデータがＲレジスタ回路８の各レジスタＲｇ、〜Ｒ
０に転送されラッチされる。すなわち、行アドレスにの
ワード線Ｗ８と接続する全てのメモリセル１１のデータ
が転送される。
ータ転送ゲート３を開くと、各ディジット線Ｄ１〜Ｄ、
上のデータがＲレジスタ回路８の各レジスタＲｇ、〜Ｒ
０に転送されラッチされる。すなわち、行アドレスにの
ワード線Ｗ８と接続する全てのメモリセル１１のデータ
が転送される。
Ｒレジスタ回路８の各レジスタＲ１１〜Ｒ１５にラッチ
されたデータは、シフトレジスタ２Ａからの走査信号５
Ｓ２１〜ＳＳ２．により順次オン、オフするデータ出力
回路９のトランジスタＱ、１〜（Ｌｓにより１ビツトず
つ順次、Ｒデータバス９１を介して出力端子Ｔ０へ転送
され、シリアルデータＳＤｏとして出力される。
されたデータは、シフトレジスタ２Ａからの走査信号５
Ｓ２１〜ＳＳ２．により順次オン、オフするデータ出力
回路９のトランジスタＱ、１〜（Ｌｓにより１ビツトず
つ順次、Ｒデータバス９１を介して出力端子Ｔ０へ転送
され、シリアルデータＳＤｏとして出力される。
次に、データの書込み動作は、まずＷシフトレジスタ５
Ａからの走査信号ＳＳ、１〜ＳＳ、５により順次オン、
オフするデータ入力回路４のトランジスタＱｌｌ〜Ｑ
４ｓにより入力端子Ｔ、に入力されたシリアルデータＳ
ＤＩがＷデータバス４１を介して１ビツトずつ順次Ｗレ
ジスタ回路６の各レジスタＲ６１−Ｒａ ｓにラッチさ
れる。
Ａからの走査信号ＳＳ、１〜ＳＳ、５により順次オン、
オフするデータ入力回路４のトランジスタＱｌｌ〜Ｑ
４ｓにより入力端子Ｔ、に入力されたシリアルデータＳ
ＤＩがＷデータバス４１を介して１ビツトずつ順次Ｗレ
ジスタ回路６の各レジスタＲ６１−Ｒａ ｓにラッチさ
れる。
この後、書込みデータ転送制御信号ＷＴＧによりＷデー
タ転送ゲート７の各トランジスタＱア、〜Ｑ７ｇをオン
にし、レジスタＲ０〜Ｂｍｓにラッチされたデータをデ
ィジット線Ｄ１〜Ｄ５を介して選択状態のワード線ＷＫ
と接続するメモリセル１１に転送する。
タ転送ゲート７の各トランジスタＱア、〜Ｑ７ｇをオン
にし、レジスタＲ０〜Ｂｍｓにラッチされたデータをデ
ィジット線Ｄ１〜Ｄ５を介して選択状態のワード線ＷＫ
と接続するメモリセル１１に転送する。
第３図はシリアルデータの読出し書込みを同期して行う
従来のメモリ装置の一例を示す回路図である。
従来のメモリ装置の一例を示す回路図である。
この従来例のメモリセルアレイ１は、前述した従来例の
ものと同一である。
ものと同一である。
シフトレジスタ１０は、それぞれトランジスタＱ２１〜
Ｑｌｌを介して縦続接続された複数のフリップフシツブ
ＦＦ２．〜ＦＦ２５を備え、最前段のフリップフロップ
Ｆ Ｆ ２１の入力端を入力端子ＴＩと接続し、最後段
のフリップフロップＦ Ｆ ２ ｓの出力端に出力端子
Ｔ０をそれぞれ接続し、トランジスタＱ２１〜Ｑ２４が
オフ状態のときクロック信号ＣＬＫにより各フリップフ
ロップＦＦＨ〜ＦＦ−５にそれぞれの入力端のデータを
保持し、トランジスタＱ２□〜Ｑｚ４がオン状態のとき
クロック信号ＣＬＫにより、各フリップフシツブＦ Ｆ
２１〜Ｆ Ｆ ２ ｓに保持されているデータを順次
後段側へ伝達する。
Ｑｌｌを介して縦続接続された複数のフリップフシツブ
ＦＦ２．〜ＦＦ２５を備え、最前段のフリップフロップ
Ｆ Ｆ ２１の入力端を入力端子ＴＩと接続し、最後段
のフリップフロップＦ Ｆ ２ ｓの出力端に出力端子
Ｔ０をそれぞれ接続し、トランジスタＱ２１〜Ｑ２４が
オフ状態のときクロック信号ＣＬＫにより各フリップフ
ロップＦＦＨ〜ＦＦ−５にそれぞれの入力端のデータを
保持し、トランジスタＱ２□〜Ｑｚ４がオン状態のとき
クロック信号ＣＬＫにより、各フリップフシツブＦ Ｆ
２１〜Ｆ Ｆ ２ ｓに保持されているデータを順次
後段側へ伝達する。
データ転送ゲート３Ａは、シフトレジスタ１０のフリッ
プフロップＦ Ｆ ２□〜ＦＦ２５の入力端とディジッ
ト線Ｄ１〜Ｄ４との間にそれぞれ対応して接続され、ゲ
ートにデータ転送制御信号ＴＧを入力してオン、オフし
、ディジット線り、〜Ｄ、とフリップフロップＦＦ２２
〜ＦＦ２５の入力端との間のデータ転送を行う。
プフロップＦ Ｆ ２□〜ＦＦ２５の入力端とディジッ
ト線Ｄ１〜Ｄ４との間にそれぞれ対応して接続され、ゲ
ートにデータ転送制御信号ＴＧを入力してオン、オフし
、ディジット線り、〜Ｄ、とフリップフロップＦＦ２２
〜ＦＦ２５の入力端との間のデータ転送を行う。
シリアルデータＳＤＩを入力するときは、制御信号Ｃ８
によりトランジスタＱ２１〜Ｑ２４を短絡し、シリアル
データＳＤＯを出力するときは、制御信号Ｃ８をデータ
転送制御信号ＴＧと同一波形としてトランジスタＱｎ〜
Ｑ２４のオン、オフを制御する。
によりトランジスタＱ２１〜Ｑ２４を短絡し、シリアル
データＳＤＯを出力するときは、制御信号Ｃ８をデータ
転送制御信号ＴＧと同一波形としてトランジスタＱｎ〜
Ｑ２４のオン、オフを制御する。
この例では、データがシフトレジスタ１０をシフトする
方式を採用し、かつシリアルデータの入力及び出力をシ
フトレジスタ１０で行っているので、チップ上の占有面
積を小さくでき、かつ高速化が容易であるが、シフトレ
ジスタ１０への書込みを例えば２ビツトのみでリセット
し、はじめからデータの読出しを行う場合、読出し、書
込みのアドレスを合わせる為にシフトレジスタ１０のデ
ータを先送りした後データ転送する必要があり、途中で
リセットしたときの制御が非常に難しく回路も大規模に
なっていた。
方式を採用し、かつシリアルデータの入力及び出力をシ
フトレジスタ１０で行っているので、チップ上の占有面
積を小さくでき、かつ高速化が容易であるが、シフトレ
ジスタ１０への書込みを例えば２ビツトのみでリセット
し、はじめからデータの読出しを行う場合、読出し、書
込みのアドレスを合わせる為にシフトレジスタ１０のデ
ータを先送りした後データ転送する必要があり、途中で
リセットしたときの制御が非常に難しく回路も大規模に
なっていた。
上述した従来のメモリ装置は、第１の例では、書込み、
読出しにそれぞれデータ転送ゲート、レジスタ回路、デ
ータ人ｄ力回路及びシフトレジスタを設けてシリアルボ
ートを形成する構成となっているので、レジスタ回路及
びシフトレジスタに−よるデバイスの占有面積が大きく
デバイスが大きくなるという欠点があり、またＲデータ
バス９１が大きな負荷となるためデータ転送時間が長く
なリ、シリアルアクセス時間が長くなるという欠点があ
る。
読出しにそれぞれデータ転送ゲート、レジスタ回路、デ
ータ人ｄ力回路及びシフトレジスタを設けてシリアルボ
ートを形成する構成となっているので、レジスタ回路及
びシフトレジスタに−よるデバイスの占有面積が大きく
デバイスが大きくなるという欠点があり、またＲデータ
バス９１が大きな負荷となるためデータ転送時間が長く
なリ、シリアルアクセス時間が長くなるという欠点があ
る。
また、第２の例で欅、シフトレジスタ１０によりデータ
のシフトを行っており、しかもデータの入力とデータの
出力とが回路を共用しているので、第１の例のような欠
点はなくなるが、リセットしたときの制御が困難でその
回路規模が大きくなるという欠点がある。
のシフトを行っており、しかもデータの入力とデータの
出力とが回路を共用しているので、第１の例のような欠
点はなくなるが、リセットしたときの制御が困難でその
回路規模が大きくなるという欠点がある。
本発明のメモリ装置は、マトリクス状に配列された複数
のメモリセルと、これらメモリセルと接続する複数のデ
ィジット線及びワード線とを備えたメモリセルアレイと
、前記各ディジット線と対応して設けられ第１の読出し
制御信号によりオン、オフして対応する前記ディジット
線からのデータを出力端へ伝達するトランジスタを備え
た読出し用のデータ転送ゲートと、入力端をこの読・出
し用のデータ転送ゲートの各トランジスタの出力端とそ
れぞれ対応して接続する複数段のフリップフロップ、及
びこれら各フリップフロップの入力端とこれら各フリッ
プフロップの前段のフリップフロップの出力端との間に
それぞれ対応して接続され第２の読出し制御信号により
オン、オフする複数のトランジスタを備え読出しクロッ
ク信号に従って前記読出し用のデータ転送ゲートから伝
達されたデータを取込み順次後段側ヘシフトして前記フ
リップフロップの最後段の出力端から出力する読出し用
のシフトレジスタと、書込み用のデータバス、及び前記
各ディジット線と対応して設けられ一端をそれぞれ前記
書込み用のデータバスと接続し走査信号に従って順次オ
ン、オフし前記書込み用のデータバスのデータを出力端
へ伝達する複数のトランジスタを備えたデータ入力回路
と、縦続接続された複数段のフリップフロップを備え書
込みクロック信号に従って前記データ入力回路の各トラ
ンジスタを順次オン、オフする走査信号を発生する書込
み用のシフトレジスタと、前記各ディジット線と対応し
て設けられ前記データ入力回路の対応するトランジスタ
からのデータを保持し出力する複数のレジスタを備えた
レジスタ回路と、このレジスタ回路の各出力端と前記各
ディジット線との間にそれぞれ対応して設けられ書込み
制御信号によりオン、オフして前記レジスタ回路からの
対応するデータを対応するディジット線へ伝達する複数
のトランジスタを備えた書込み用のデータ転送ゲートと
を有している。
のメモリセルと、これらメモリセルと接続する複数のデ
ィジット線及びワード線とを備えたメモリセルアレイと
、前記各ディジット線と対応して設けられ第１の読出し
制御信号によりオン、オフして対応する前記ディジット
線からのデータを出力端へ伝達するトランジスタを備え
た読出し用のデータ転送ゲートと、入力端をこの読・出
し用のデータ転送ゲートの各トランジスタの出力端とそ
れぞれ対応して接続する複数段のフリップフロップ、及
びこれら各フリップフロップの入力端とこれら各フリッ
プフロップの前段のフリップフロップの出力端との間に
それぞれ対応して接続され第２の読出し制御信号により
オン、オフする複数のトランジスタを備え読出しクロッ
ク信号に従って前記読出し用のデータ転送ゲートから伝
達されたデータを取込み順次後段側ヘシフトして前記フ
リップフロップの最後段の出力端から出力する読出し用
のシフトレジスタと、書込み用のデータバス、及び前記
各ディジット線と対応して設けられ一端をそれぞれ前記
書込み用のデータバスと接続し走査信号に従って順次オ
ン、オフし前記書込み用のデータバスのデータを出力端
へ伝達する複数のトランジスタを備えたデータ入力回路
と、縦続接続された複数段のフリップフロップを備え書
込みクロック信号に従って前記データ入力回路の各トラ
ンジスタを順次オン、オフする走査信号を発生する書込
み用のシフトレジスタと、前記各ディジット線と対応し
て設けられ前記データ入力回路の対応するトランジスタ
からのデータを保持し出力する複数のレジスタを備えた
レジスタ回路と、このレジスタ回路の各出力端と前記各
ディジット線との間にそれぞれ対応して設けられ書込み
制御信号によりオン、オフして前記レジスタ回路からの
対応するデータを対応するディジット線へ伝達する複数
のトランジスタを備えた書込み用のデータ転送ゲートと
を有している。
また、書込み用のシフトレジスタが、各ディジット線に
対するデータを、読出し用のシフトレジスタの最後段の
フリップフロップと対応するディジット線から順次前段
側へと走査し取込むように走査信号を発生する回路で構
成される。
対するデータを、読出し用のシフトレジスタの最後段の
フリップフロップと対応するディジット線から順次前段
側へと走査し取込むように走査信号を発生する回路で構
成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
この実施例は、マトリクス状に配列たれた複数のメモリ
セル１１と、これらメモリセル１１と接続する複数のデ
ィジット線Ｄ＋〜Ｄ、及びワード線（Ｗｌ）とを備えた
従来例と同様のメモリセルアレイ１と、各ディジット線
Ｄ１〜Ｄ、と対応して設けられ読出し制御信号ＲＴＧに
よりオン、オフして対応するディジット線からのデータ
を出力端へ伝達するトランジスタＱ３１〜Ｑ３５を備え
た読出し用のＲデート転送ゲート３と、入力端をこのＲ
データ転送ゲート３の各トランジスタＱ！１〜Ｑ３５の
出力端とそれぞれ対応して接続する複数段のフリップフ
ロップＦＦ２□〜ＦＦ２６．最前段のフリップフロップ
Ｆ Ｆ ２１、及びこれら各フリップフロップＦＦ２□
〜ＦＦ２ｇの入力端とこれら各フリップフロップＦ Ｆ
２２〜ＦＦ２６の前段のフリップフロップＦ Ｆ ２
１〜ＦＦ２ｓの出力端との間にそれぞれ対応して接続さ
れ読出し制御信号ＲＴＧの反転信号によりオン、オフす
る複数のトランジスタＱ２１〜Ｑ２５を備え読出しクロ
ック信号ＲＣＫに従ってＲデータ転送ゲート３から伝達
されたデータを取込み順次後段側ヘシフトして最後段の
フリップフロップＦ Ｆ ２ｇの出力端から出力する読
出し用のＲシフトレジスタ２と、書込み用のＷデータバ
ス４１、及び各ディジット線り、〜Ｄ、と対応して設け
られ一端をそ九ぞれＷデータバス４１と接続し走査信号
ＳＳｓ＋〜５８５５に従って順次オン、オフしＷデータ
バス４１のデータを出力端へ伝達する複数のトランジス
タＱｌｌ〜Ｑ４５を備えたデータ入力回路４と、縦続接
続された複数段のフリップフロップＦＦ、□〜Ｆ Ｆ
ｓ ｓを備え、書込みクロック信号ＷＣＫに従ってデー
タ入力回路４の各トランジスタＱ４１〜Ｑ ｓ ｓを各
ディジット線Ｄ１〜Ｄ５に対するデータがＲシフトレジ
スタ２の最後段のフリップフロップＦＦ２６と対応する
ディジット線り、から順次前段側へと走査し取込まれる
ように順次オン、オフする走査信号ＳＳｓ＋〜５Ｓｓｓ
を発生する書込み用のＷシフトレジスタ５と、各ディジ
ット線り、〜Ｄ、と対応して設けられデータ入力回路４
の対応するトランジスタからのデータを保持し出力する
複数のレジスタＲ８１〜Ｒａ５を備えたＷレジスタ回路
６と、このＷレジスタ回路６の各出力端とディジット線
Ｄ１〜Ｄ５との間にそれぞれ対応して設けられ書込み制
御信号ＷＴＧによりオン、オフしてＷレジスタ回路６か
らの対応するデータを対応するディジット線へ伝達する
複数のトランジスタＱｙ＋”ｗＱｙｓを備えた書込み用
のＷデータ転送ケート７とを有する構成となっている。
セル１１と、これらメモリセル１１と接続する複数のデ
ィジット線Ｄ＋〜Ｄ、及びワード線（Ｗｌ）とを備えた
従来例と同様のメモリセルアレイ１と、各ディジット線
Ｄ１〜Ｄ、と対応して設けられ読出し制御信号ＲＴＧに
よりオン、オフして対応するディジット線からのデータ
を出力端へ伝達するトランジスタＱ３１〜Ｑ３５を備え
た読出し用のＲデート転送ゲート３と、入力端をこのＲ
データ転送ゲート３の各トランジスタＱ！１〜Ｑ３５の
出力端とそれぞれ対応して接続する複数段のフリップフ
ロップＦＦ２□〜ＦＦ２６．最前段のフリップフロップ
Ｆ Ｆ ２１、及びこれら各フリップフロップＦＦ２□
〜ＦＦ２ｇの入力端とこれら各フリップフロップＦ Ｆ
２２〜ＦＦ２６の前段のフリップフロップＦ Ｆ ２
１〜ＦＦ２ｓの出力端との間にそれぞれ対応して接続さ
れ読出し制御信号ＲＴＧの反転信号によりオン、オフす
る複数のトランジスタＱ２１〜Ｑ２５を備え読出しクロ
ック信号ＲＣＫに従ってＲデータ転送ゲート３から伝達
されたデータを取込み順次後段側ヘシフトして最後段の
フリップフロップＦ Ｆ ２ｇの出力端から出力する読
出し用のＲシフトレジスタ２と、書込み用のＷデータバ
ス４１、及び各ディジット線り、〜Ｄ、と対応して設け
られ一端をそ九ぞれＷデータバス４１と接続し走査信号
ＳＳｓ＋〜５８５５に従って順次オン、オフしＷデータ
バス４１のデータを出力端へ伝達する複数のトランジス
タＱｌｌ〜Ｑ４５を備えたデータ入力回路４と、縦続接
続された複数段のフリップフロップＦＦ、□〜Ｆ Ｆ
ｓ ｓを備え、書込みクロック信号ＷＣＫに従ってデー
タ入力回路４の各トランジスタＱ４１〜Ｑ ｓ ｓを各
ディジット線Ｄ１〜Ｄ５に対するデータがＲシフトレジ
スタ２の最後段のフリップフロップＦＦ２６と対応する
ディジット線り、から順次前段側へと走査し取込まれる
ように順次オン、オフする走査信号ＳＳｓ＋〜５Ｓｓｓ
を発生する書込み用のＷシフトレジスタ５と、各ディジ
ット線り、〜Ｄ、と対応して設けられデータ入力回路４
の対応するトランジスタからのデータを保持し出力する
複数のレジスタＲ８１〜Ｒａ５を備えたＷレジスタ回路
６と、このＷレジスタ回路６の各出力端とディジット線
Ｄ１〜Ｄ５との間にそれぞれ対応して設けられ書込み制
御信号ＷＴＧによりオン、オフしてＷレジスタ回路６か
らの対応するデータを対応するディジット線へ伝達する
複数のトランジスタＱｙ＋”ｗＱｙｓを備えた書込み用
のＷデータ転送ケート７とを有する構成となっている。
次に、この実施例の動作について説明する。
メモリセル７レイ１において、行アドレスＸのワード線
Ｗ１が活性化してワード線Ｗ１上のメモリセル１１をリ
フレッシュすると、メモリセル１１のデータが対応する
ディジット線Ｄ１〜Ｄ、上に現われる。
Ｗ１が活性化してワード線Ｗ１上のメモリセル１１をリ
フレッシュすると、メモリセル１１のデータが対応する
ディジット線Ｄ１〜Ｄ、上に現われる。
読出しデータ転送時には、その後読出し制御信号ＲＴＧ
によりＲデータ転送ゲート３の各トランジスタＱ３１〜
Ｑ３５をオンにすると、各ディジット線ＤＩ〜Ｄ、上の
データがＲシフトレジスタ２のフリップフロップＦＦ２
２〜ＦＦｚｇの入力端に転送され、読出しクロック信号
ＲＣＫによりフリップフロップＦＦ２２〜ＦＦ２６にラ
ッチされる。このとき、トランジスタＱ２１〜Ｑ２Ｓは
オフ状態であり、また、行アドレスにのワード線ＷＫと
接続する全てのメモリセル１１のデータが転送される。
によりＲデータ転送ゲート３の各トランジスタＱ３１〜
Ｑ３５をオンにすると、各ディジット線ＤＩ〜Ｄ、上の
データがＲシフトレジスタ２のフリップフロップＦＦ２
２〜ＦＦｚｇの入力端に転送され、読出しクロック信号
ＲＣＫによりフリップフロップＦＦ２２〜ＦＦ２６にラ
ッチされる。このとき、トランジスタＱ２１〜Ｑ２Ｓは
オフ状態であり、また、行アドレスにのワード線ＷＫと
接続する全てのメモリセル１１のデータが転送される。
読出し制御信号ＲＴＧが非活性状態になるとトランジス
タＱ ２１〜Ｑ２５は導通するので、フリップフロップ
Ｆ Ｆ ２２〜Ｆ Ｆ ｚｇにラッチされたデータは読
出しクロック信号ＲＣＫにより順次後段側へ伝達され、
出力端子Ｔ０からシリアルデータＳＤＯとして１ビツト
ずつ順次出力される。
タＱ ２１〜Ｑ２５は導通するので、フリップフロップ
Ｆ Ｆ ２２〜Ｆ Ｆ ｚｇにラッチされたデータは読
出しクロック信号ＲＣＫにより順次後段側へ伝達され、
出力端子Ｔ０からシリアルデータＳＤＯとして１ビツト
ずつ順次出力される。
データの書込み動作は、まず、Ｗシフトレジスタ５から
の走査信号Ｓ Ｓ ６１ Ｓ Ｓ ｓｓにより順次オン
、オフするデータ入力回路４のトランジスタ（Ｌｌ〜Ｑ
、５により、入力端子Ｔ、へ入力されたシリアルデータ
ＳＤＩをＷデータバス４１を介し、１ビツトずつ順次Ｗ
レジスタ回路６の各レジスタＲ０〜Ｒ０にラッチする。
の走査信号Ｓ Ｓ ６１ Ｓ Ｓ ｓｓにより順次オン
、オフするデータ入力回路４のトランジスタ（Ｌｌ〜Ｑ
、５により、入力端子Ｔ、へ入力されたシリアルデータ
ＳＤＩをＷデータバス４１を介し、１ビツトずつ順次Ｗ
レジスタ回路６の各レジスタＲ０〜Ｒ０にラッチする。
その後書込み制御信号ＷＴＧによりＷデータ転送ゲート
７の各トランジスタＱｔ＋〜ｑｔｓをオンにし、ディジ
ット線り、〜Ｄ、を介し、ワード線Ｗ８と接続するメモ
リセル１１に転送する。
７の各トランジスタＱｔ＋〜ｑｔｓをオンにし、ディジ
ット線り、〜Ｄ、を介し、ワード線Ｗ８と接続するメモ
リセル１１に転送する。
この実施例においては、読出し時、Ｒシフトレジスタ２
によりデータをシフトする方式を採用しているので、第
２図に示された従来例のＲレジスタ回路８及びデータ出
力回路９が不要となり、またシリアルデータＳＤＩの入
力がディジット線り、から行なわれるので、途中でリセ
ットされてもデータの先送りを行なわなくても済み、従
って書込み読出しの制御が容易となりその制御回路が簡
略化されて回路規模が小さくなり、かつデータ読出し時
大きな負荷となるＲデータバスがなくなるので、シリア
ルアクセス時間を短縮することができる。
によりデータをシフトする方式を採用しているので、第
２図に示された従来例のＲレジスタ回路８及びデータ出
力回路９が不要となり、またシリアルデータＳＤＩの入
力がディジット線り、から行なわれるので、途中でリセ
ットされてもデータの先送りを行なわなくても済み、従
って書込み読出しの制御が容易となりその制御回路が簡
略化されて回路規模が小さくなり、かつデータ読出し時
大きな負荷となるＲデータバスがなくなるので、シリア
ルアクセス時間を短縮することができる。
以上説明したように本発明は、シリアルデータの取込み
がディジット線Ｄ５側から取込めるよう、にし、シリア
ルデータの出力は各ディジット線Ｄ１〜Ｄｓのデータを
一旦対応するフリップフロップに取込んでこの取込まれ
たデータをディジット線り、と対応する最後段のフリッ
プフロップへと順次シフトしこの最後段のフリップフロ
ップから出力する構成とすることにより、従来例で必要
であったＲレジスタ回路８及びデータ出力回路９が不要
となり、中途リセット時の制御回路が簡略化されるので
、全体の回路規模を小さくすることができ、かつデータ
読出し時大きな負荷となるＲデータバス９１が不要とな
るので、シリアルアクセス時間を短縮することができる
効果がある。
がディジット線Ｄ５側から取込めるよう、にし、シリア
ルデータの出力は各ディジット線Ｄ１〜Ｄｓのデータを
一旦対応するフリップフロップに取込んでこの取込まれ
たデータをディジット線り、と対応する最後段のフリッ
プフロップへと順次シフトしこの最後段のフリップフロ
ップから出力する構成とすることにより、従来例で必要
であったＲレジスタ回路８及びデータ出力回路９が不要
となり、中途リセット時の制御回路が簡略化されるので
、全体の回路規模を小さくすることができ、かつデータ
読出し時大きな負荷となるＲデータバス９１が不要とな
るので、シリアルアクセス時間を短縮することができる
効果がある。
第１図は本発明の一実施例を示す回路図、第２図及び第
３図はそれぞれ従来のメモリ装置の第１及び第２の例を
示す回路図である。 １・・・・・・メモリセルアレイ、２．２Ａ・・・・・
Ｒシフトレジスタ、３・・・・・・Ｒデータ転送ゲート
、３Ａ・・・・・・データ転送ゲート、４・・・・・・
データ入力回路、５．５Ａ・・・・・・Ｗシフトレジス
タ、６・・・・・・Ｗレジスタ回路、７・・・・・・Ｗ
データ転送ゲート、８・・・・・・Ｒレジスタ回路、９
・・・・・・データ出力回路、１０・・・・・・シフト
レジスタ、１１・・・・・・メモリセル、４１・・・・
・・Ｗデータバス、９１・・・・・・Ｒデータバス、Ｄ
１〜Ｄ５・・・・・・ディジット線、Ｆ Ｆ ２１〜Ｆ
Ｆ ２ ｇ 、 Ｆ Ｆ ｓ １〜Ｆ Ｆ ｓ ｓ・
・・・・・フリップフロップ、Ｑ２１〜Ｑ２５． Ｑ３
１〜Ｑ３．。 Ｑ４１〜Ｑ 、、、 Ｑ、、〜Ｑ 、５． Ｑｅ＋〜Ｑ
□・・・・・・トランジスタ、Ｒｓ ｌ−Ｒｓ ｓ ＋
Ｒ＊ ＋〜Ｒａｓ・・・・・・レジスタ。 代理人 弁理士 内 原 晋
３図はそれぞれ従来のメモリ装置の第１及び第２の例を
示す回路図である。 １・・・・・・メモリセルアレイ、２．２Ａ・・・・・
Ｒシフトレジスタ、３・・・・・・Ｒデータ転送ゲート
、３Ａ・・・・・・データ転送ゲート、４・・・・・・
データ入力回路、５．５Ａ・・・・・・Ｗシフトレジス
タ、６・・・・・・Ｗレジスタ回路、７・・・・・・Ｗ
データ転送ゲート、８・・・・・・Ｒレジスタ回路、９
・・・・・・データ出力回路、１０・・・・・・シフト
レジスタ、１１・・・・・・メモリセル、４１・・・・
・・Ｗデータバス、９１・・・・・・Ｒデータバス、Ｄ
１〜Ｄ５・・・・・・ディジット線、Ｆ Ｆ ２１〜Ｆ
Ｆ ２ ｇ 、 Ｆ Ｆ ｓ １〜Ｆ Ｆ ｓ ｓ・
・・・・・フリップフロップ、Ｑ２１〜Ｑ２５． Ｑ３
１〜Ｑ３．。 Ｑ４１〜Ｑ 、、、 Ｑ、、〜Ｑ 、５． Ｑｅ＋〜Ｑ
□・・・・・・トランジスタ、Ｒｓ ｌ−Ｒｓ ｓ ＋
Ｒ＊ ＋〜Ｒａｓ・・・・・・レジスタ。 代理人 弁理士 内 原 晋
Claims (1)
- 【特許請求の範囲】 １、マトリクス状に配列された複数のメモリセルと、こ
れらメモリセルと接続する複数のディジット線及びワー
ド線とを備えたメモリセルアレイと、前記各ディジット
線と対応して設けられ第１の読出し制御信号によりオン
、オフして対応する前記ディジット線からのデータを出
力端へ伝達するトランジスタを備えた読出し用のデータ
転送ゲートと、入力端をこの読出し用のデータ転送ゲー
トの各トランジスタの出力端とそれぞれ対応して接続す
る複数段のフリップフロップ、及びこれら各フリップフ
ロップの入力端とこれら各フリップフロップの前段のフ
リップフロップの出力端との間にそれぞれ対応して接続
され第２の読出し制御信号によりオン、オフする複数の
トランジスタを備え読出しクロック信号に従って前記読
出し用のデータ転送ゲートから伝達されたデータを取込
み順次後段側へシフトして前記フリップフロップの最後
段の出力端から出力する読出し用のシフトレジスタと、
書込み用のデータバス、及び前記各ディジット線と対応
して設けられ一端をそれぞれ前記書込み用のデータバス
と接続し走査信号に従って順次オン、オフし前記書込み
用のデータバスのデータを出力端へ伝達する複数のトラ
ンジスタを備えたデータ入力回路と、縦続接続された複
数段のフリップフロップを備え書込みクロック信号に従
って前記データ入力回路の各トランジスタを順次オン、
オフする走査信号を発生する書込み用のシフトレジスタ
と、前記各ディジット線と対応して設けられ前記データ
入力回路の対応するトランジスタからのデータを保持し
出力する複数のレジスタを備えたレジスタ回路と、この
レジスタ回路の各出力端と前記各ディジット線との間に
それぞれ対応した設けられ書込み制御信号によりオン、
オフして前記レジスタ回路からの対応するデータを対応
するディジット線へ伝達する複数のトランジスタを備え
た書込み用のデータ転送ゲートとを有することを特徴と
するメモリ装置。 ２、書込み用のシフトレジスタが、各ディジット線に対
するデータを、読出し用のシフトレジスタの最後段のフ
リップフロップと対応するディジット線から順次前段側
へと走査し取込むように走査信号を発生する回路である
請求項１記載のメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303449A JPH04176089A (ja) | 1990-11-08 | 1990-11-08 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2303449A JPH04176089A (ja) | 1990-11-08 | 1990-11-08 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04176089A true JPH04176089A (ja) | 1992-06-23 |
Family
ID=17921126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2303449A Pending JPH04176089A (ja) | 1990-11-08 | 1990-11-08 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04176089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246590A (ja) * | 1988-08-05 | 1990-02-15 | Nec Corp | メモリ装置 |
-
1990
- 1990-11-08 JP JP2303449A patent/JPH04176089A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246590A (ja) * | 1988-08-05 | 1990-02-15 | Nec Corp | メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153278A (ja) * | 1995-11-29 | 1997-06-10 | Nec Corp | 半導体メモリ |
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