JPS6330714B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明はシリアルアクセスを主とする半導体メ
モリに関する。

〔従来技術〕

近年、半導体集積回路の製造技術の向上によつ
て各種のメモリが安価に入手できるようになつ
た。特にMOSメモリにおいては、１トランジス
タ型ダイナミツクメモリの出現により、そのビツ
ト単価が急速に低下した。このためメモリの使用
範囲が広がり、計算機の記憶装置以外にも各種の
端末装置などに使用されるようになつた。特に最
近のオフイスオートメーシヨン（OA）化などに
より、表示装置、例えばCRTデイスプレイなど
に使用され装置の機能の向上が計られるようにな
つてきている。

このようなデイスプレイ用のメモリの使用法は
各種考えられるが、最も単純な例として画面の１
画素子に１ビツトのメモリを対応させて、メモリ
に書込まれた内容を画面として表示するものがあ
げられる。このような装置においては、画面の１
画素子当りの表示レートは通常15MHz〜30MHzで
ある。従つて、メモリの１ビツト当りのサイクル
タイムは70〜30nSが必要となるが、このような
高速のサイクルタイムで動作する安価なダイナミ
ツクメモリは得られていない。

第１図は従来の半導体メモリの一例の要部を示
すブロツク図である。メモリの読出し又は書込み
動作は、まず行及び列アドレスバツフア回路５，
６を動作させ、入力アドレスA_DDを正補の信号と
し、これを行及び列デコーダ２，３の入力信号と
する。行デコーダ２は１本の行線を選択し、メモ
リセルマトリツクス１の１行分のメモリセル情報
を列線へ読出す。しかる後読出し信号を増幅し列
デコーダ３によつて１本の列線が選択され、入出
力スイツチ回路４を介して入出力回路７に接続さ
れ、読出し、書込みがなされる。これらの一連の
動作は、内部のタイミング発生器（図示していな
い）で順次制御される。又、アクセスが完了する
と、タイミング発生器の制御により順次初期状態
へと各回路は初期設定され、次のアクセスを待つ
状態となる。このようにダイナミツクメモリで
は、１サイクルごとに必らず初期状態に戻るた
め、そのサイクルタイムは250〜300nS程度より
高速化することは困難である。

なお最近ではページモードと呼ばれる動作があ
る。これは行アドレスで読出されたメモリセル群
を、列アドレスのみを変化させてアクセスする動
作である。この方法は毎回行線を決定する必要が
なく高速化が可能であり、又列アドレスをシーケ
ンシヤルに与えることにより連続ビツトをアクセ
スすることができる。しかし、これとてもサイク
ルタイムは150〜200nSが限度である。

一方、前述のデイスプレイ用のメモリにおいて
はランダムである必要はない。これは表示装置の
CRTは画面の端から端まで順次走査しているこ
とから明らかである。従つて、このような装置に
必要なメモリはシーケンシヤルにアクセスするよ
うなメモリでも充分に使用可能であり、アドレス
の必要性はないことになる。アドレスが不要とな
れば、アドレス決定、デコーダ決定の時間がサイ
クルタイム中に不要となり、更に高速化が可能と
なり、かつデコーダに入力する正補のアドレス群
も必要でなく、チツプサイズの減少も可能とな
る。

第２図はかかる従来のシーケンシヤルなアクセ
スを主とした半導体メモリの要部を示すブロツク
図である。メモリセルの読出しは、ランダムアク
セスと同様に行アドレスバツフア回路５から得ら
れる正補のアドレスを入力とする行デコーダ２に
よつて、メモリセルマトリツクス１の１本の行線
が選択され、メモリセルの情報が列線に読出され
増幅される。その後列線の読出しはシフトレジス
タ８の各ビツトに、列線の情報を転送する。シフ
トレジスタ８はよく知られているように、転送ク
ロツク信号によつて１ビツトづつデータを転送さ
せていく。従つて、各列線のデータをシフトレジ
スタ８に転送した後に、転送クロツク信号により
シフトレジスタ８の出力を出力回路９に与えるこ
とにより、シリアルアクセスが可能となる。又書
込みは書込み回路１０よりシフトレジスタ８へ与
え、読出し時と同様に転送クロツク信号で順次シ
フトレジスタ８で転送した後、シフトレジスタ８
より列線へデーターを再度送ることによつて各列
線のデーターを変えることができる。

このようにシフトレジスタによる入出力は、シ
リアルアクセスに適していると言える。しかしな
おこの方式においては、書込みに問題が残る。こ
れはシフトレジスタの特性によつて生じるもので
あり、シフトレジスタは転送クロツク信号の入る
たびに１ビツトづつデーターが移動する。従つ
て、転送クロツク信号がいくつ入つたかによつ
て、入力されたデータがどこに入つているかが異
なることになる。このため第２図の例では各行ご
とに異なる数の転送クロツク信号が入ると、最初
に入れたデータが次に読出す時の最初に出てくる
とは限らなくなつてしまう。これを避けるために
は、転送クロツク信号は必らず一定数入れる必要
があり、使用上の大きな制限になるという欠点が
ある。

〔発明の目的〕

本発明の目的は、上記欠点を除去することによ
り、シフトレジスタの転送クロツク信号として必
らずしも一定数の信号を入れる必要のない、使用
に便なシーケンシヤルなアクセスを主とする半導
体メモリを提供し、更にその一層の高速動作を可
能とした半導体メモリを提供することにある。

〔発明の構成〕

メモリセルを行と列とにマトリツクス状に配置
した半導体メモリにおいて、前記列の各列線ごと
に設けられ該列線からの情報の読み出し信号又は
該列線への書込信号を保持する複数の一時記憶手
段と、該一時記憶手段のそれぞれと入出力情報線
との間にそれぞれ設けられ、該一時記憶手段と該
入出力情報線との間で信号の伝達を行なう複数の
スイツチ素子と、前記列の数に対応したシフト段
を有するシフトレジスタと、該シフトレジスタの
各シフト段の出力に応じて対応する列の該スイツ
チ素子の導通を制御するドライバ回路とを備え、
前記シフトレジスタは１つのシフト段が対応する
スイツチ素子を導通させるようにシフト制御され
ることを特徴とする。

〔実施例の説明〕

以下、本発明の実施例について図面を参照して
説明する。

第３図は本発明の参考例の要部を示すブロツク
図である。

本参考例は、メモリセルを行と列とにマトリツ
クス状に配置した半導体メモリにおいて、シフト
レジスタ１６とこのシフトレジスタ１６の出力を
伝達するドライバ回路１５とからなる列選択回路
を含むことから構成される。なお、第３図におい
て、１１はメモリセルマトリツクス、１２は行デ
コーダ、１３は行アドレスバツフア回路、１４は
入出力スイツチ回路、１７は入出力回路である。

すなわち、本実施例の回路と、第１図に示した
従来例の回路と比較すると、第１図の列選択回路
としての列デコーダ３の代りにシフトレジスタ１
６とドライバ回路１５とを挿入したことが異なる
点であり、更に、第２図に示した従来例の回路と
比較すると、ドライバ回路１５が付加され、第２
図の単独の書込み回路１０が省かれていることが
分る。

次に、本実施例の動作について説明する。

メモリセルへの読出し・書込みは、メモリセル
マトリツクス１１を、行アドレスバツフア回路１
３から行デコーダ１２によつて、１本の行線を選
択し、各列線へメモリセル情報の読出し・書込み
を行うことは従来例と全く同一である。各列線よ
りシフトレジスタ１６によりドライバー回路１５
を介して選択列線を決定し、入出力スイツチ回路
１４より入出力線を経由して入出力回路１７に選
択列線を接続する。シフトレジスタ１６によつて
列線を選択するには、シフトレジスタ１６の初期
値をプリチヤージ期間中あるいは活性時にメモリ
セルの読出しが完了するまでに、最初のビツトが
〓１”他のビツトが“０”となるように与えてお
き、転送クロツク信号が入るごとにシフトレジス
タ１６の入力を“０”とすることにより、シフト
レジスタ１６の各ビツトは１個のみが“１”他は
すべて“０”とすることができる。従つて、この
“１”を選択情報として使用して列線を選択する。

次に、このことを、第４図に示す本実施例に用
いられるシフトレジスタ１６及びドライバ回路１
５の一部詳細回路図を参照してより詳細に説明す
る。

第４図において、ｎチヤネルMOSトランジス
タ（以下nMOSTという。）Q₁のソースは入力D_o
にゲートは転送クロツク信号φ₁にドレインは節
点N₁に、nMOST Q₂のソースは節点N₂にゲート
及びドレインは転送クロツク信号φ₁に、nMOST
Q₃のソースは転送クロツク信号φ₁にゲートは節
点N₁にドレインは節点N₂に、nMOST Q₄のソー
スは節点N₂にゲートは転送クロツク信号φ₂にド
レインは節点N₃に、nMOST Q₅のソースは節点
N₄にゲート及びドレインは転送クロツク信号φ₂
に、nMOST Q₆のソースはクロツクφ₂にゲート
は節点N₃にドレインは節点N₄及び出力D_o+1にそ
れぞれ接続されて、１段分のシフトレジスタ１
６′を構成し、nMOST Q₇のソースは接地電位に
ゲートは節点N₂にドレインは節点N₅に、
nMOST Q₈のソースは節点N₅にゲートは節点N₄
にドレインは列線の選択を行なうための駆動信号
φ_Rにそれぞれ接続されてそのドライバ回路１
５′に構成している。

nMOST Q₁〜Q₆で構成される１段分のシフト
レジスタ１６′は、入力D_oを転送クロツク信号
φ₁，φ₂により出力D_o+1を出力する。シフトレジ
スタ１６′においては、データの転送が完了した
とき節点N₂と節点N₄が互に逆相になつている。
すなわち、節点N₂は、転送クロツク信号φ₁が
“１”レベルから“０”レベルに変化すると、前
段の入力D_oの逆相情報_oとなり、更に転送クロ
ツク信号φ₂が入力されそのレベルが“０”レベ
ルになると、節点N₂，N₃は共に同一情報とな
り、従つて節点N₄すなわち出力D_o+1情報は前段
の入力情報と同じD_oとなる。この節点N₂と節点
N₄が互に逆相の情報になつていることを利用し、
それぞれの節点をそれぞれのゲートに入力してあ
るドライバ回路１５′のnMOST Q₇とQ₈のソー
ス・ドレインの節点N₅が列線からの情報を入出
力情報線に接続するスイツチングトランジスタの
ゲートに入力される。

すなわち、節点N₄は通常のデコーダのNOR節
点に、nMOST Q₈はドライブトランジスタに相
当する。ここでφ_Rは列線の選択信号である。又、
節点N₄はデコーダのNOR節点に相当することか
ら、従来のデコーダのようにnMOST Q₈のみで
ドライバ回路を構成することも可能である。

このシフトレジスタ１６′の初期値の設定法は、
転送クロツク信号φ₁，φ₂と共に“１”レベルに
した後転送クロツク信号φ₂を“０”レベルにす
ると、節点N₄は０レベルとなり、大多数のシフ
トレジスタの各段の初期値は“０”レベルとなる
ので、最初の段のみを初期値“１”レベルにする
回路を付加して行なう。

この付加回路は例えば、初期値設定時のみ
“１”レベルとなり通常シフト動作時には“０”
レベルであるクロツク信号φ₀と、初期設定時は
“０”レベルで通常シフト動作時には“１”レベ
ルとなるクロツク信号₀によりそれぞれゲート
が駆動されるトランジスタをシフトレジスタの初
段に設けることにより容易に実現できる。かくす
ると初期値設定で初段は“１”レベル他は“０”
レベルとなり、以後１シフトクロツクごとに初段
には“０”レベルがセツトされる。

以上、説明したとおり、本参考例のシフトレジ
スタ１６とドライバー回路１５とからなる列選択
回路は、第１図に示した従来例の通常NOR回路
から構成される列デコーダ３と全く同様の動作を
行なうので、第２図に示した従来のシフトレジス
タのみによるシーケンシヤルアクセスのように、
必ず一定数の転送クロツク信号を入れる必要が無
く使用に便なシーケンシヤルなアクセスを主とし
た半導体メモリが得られる。更に従来のページモ
ードサイクルと比較すると、プリチヤージ期間に
入出力線のリセツトとシフトレジスタの転送が同
時に可能であるので、アドレスの決定とデコーダ
の決定に必要な時間が不要となりサイクルの高速
化が得られることはもち論である。

第５図は本発明の一実施例の要部を示すブロツ
ク図である。

本実施例は第３図に示した本第１の発明の一実
施例に、トランスフアスイツチ回路１８及びライ
ンバツフア回路１９からなる各列線ごとに情報を
一時記憶し所定の伝達を行う一時記憶手段を、メ
モリセルマトリツクス１１と入出力スイツチ回路
１４間に挿入したことから構成される。なお、１
２は行デコーダ、１３は行アドレスバツフア回
路、１５はドライバ回路、１６はシフトレジス
タ、１７は入出力回路で、その接続と動作は前記
一時記憶手段を除いて第３図の実施例と同じであ
る。

第６図は第５図の例の一部詳細回路図で一対の
列線B₁，₁に関して示してある。

トランスフアスイツチ回路１８は、ドレインが
メモリセルマトリツクス１１の列線B₁，₁に、
ゲートがクロツク信号φ_Tにソースがラインバツ
フア回路１９の出力節点N₅，N₆にそれぞれ接続
されたnMOST Q₁₁，Q₁₂からなつている。ライ
ンバツフア回路１９は、ソースが出力節点N₅，
N₆にゲートがクロツク信号φ_Sにドレインが電源
V_DDにそれぞれ接続されたnMOST Q₁₃，Q₁₄と、
ゲートとドレインがそれぞれ交差接続されて出力
節点N₅，N₆にソースが共通接続されてゲートが
クロツク信号_Sに接続されたnMOST Q₁₇を介
して接地電位にそれぞれ接続されたnMOST
Q₁₅，Q₁₆からなり、nMOST Q₁₅，Q₁₆のドレイ
ンは入出力スイツチ回路１４を構成するnMOST
Q₁₈，Q₁₉のドレインにそれぞれ接続される。
nMOST Q₁₈，Q₁₉のゲートは共にドライバー回
路１５を構成するnMOST Q₂₀のドレインに接続
され、nMOST Q₂₀のゲートはシフトレジスタ１
６の出力節点（第４図の節点N₅）にソースは選
択信号φ_Rにそれぞれ接続される。

次に、第６図を参照して第５図の実施例の動作
を説明する。

ラインバツフア回路１９の初期設定として、ク
ロツク信号φ_S及び_Sをそれぞれ“１”レベル及
び“０”レベルとすると、nMOST Q₁₃，Q₁₄が
オンしプリチヤージを行ない、ラインバツフア回
路１９の各列は初期設定される。しかる後、読出
し増幅された信号が存在する列線対B₁，₁とラ
インバツフア回路１９を、クロツク信号φ_Tによ
りトランスフアスイツチ回路１８のnMOST
Q₁₁，Q₁₂をオンさせることにより、列線対の情
報がラインバツフア回路１９のnMOST Q₁₅，
Q₁₆からなるフリツプフロツプに入れる。しかる
後トランスフアスイツチ回路１８のnMOST
Q₁₁，Q₁₂をクロツク信号φ_Tによりオフさせ、か
つクロツク信号_Sを“１”レベルとすることに
よりフリツプフロツプを活性化することにより、
列線B₁，₁の情報はラインバツフア回路１９に
取り込まれる。その後この取り込まれた情報は、
シフトレジスタ１６とドライバ回路よりの選択情
報に応じて、選択列線が入出力スイツチ回路１４
のnMOST Q₁₈，Q₁₉を介して入出力情報線Ｉ／
01、01にそれぞれ接続される。

又、書込みは、ラインバツフア回路１９のフリ
ツプフロツプを書替えた後、メモリセル読出しの
前に、クロツク信号φ_Tにより列線対B₁，₁とラ
インバツフア回路１９を接続することにより、ラ
インバツフア回路１９フリツプフロツプで列線の
放電が可能となり、列線へラインバツフア回路１
９に記憶されている情報が転送できる。しかる後
メモリセルを開くことにより列線に転送された情
報がメモリセルに書込まれる。

以上、説明したとおり、本実施例によると、情
報の読出し・書込みを任意に行なうことが可能と
ある。従つて第２図に示した従来例及び第３図の
本第１の発明の一実施例においては、シーケンシ
ヤルアクセス中に情報のいかんにかかわらず行線
を選択し続ける必要があり、一行分の選択時間が
長時間に亘り半導体メモリの高速動作を阻害する
という欠点を除去し、シーケンシヤルアクセスの
回数の制限を解消すると共に、より高速動作可能
なシーケンシヤルアクセスを主とする半導体メモ
リが得られる。

なお、以上の実施例においては、一つのシフト
レジスタに対して一つのドライバー回路が対応す
る場合について説明したけれども、本発明におけ
るシフトレジスタは従来のデコーダのNOR部を
代行するものであるため、従来のように一つのシ
フトレジスタに対して複数のドライバ回路を付加
することができる。又、シフトレジスタ及び一時
記憶手段は前記実施例に限定されることなく他の
適切な回路によつても実現できることは言うまで
もない。

〔発明の効果〕

以上詳細に説明したとおり、本発明によれば、
本発明の半導体メモリはシフトレジスタとドライ
バ回路からなる列選択回路を有しているので、シ
ーケンシヤルアクセスの回数に制限のない使用に
便なシーケンシヤルアクセスを主とする半導体メ
モリが得られる。更にこれに各列線ごとに情報を
一時記憶し伝達する一時記憶手段を付加すること
により、シーケンシヤルアクセスの回数に制限の
ない使用に便であると共により高速動作が可能な
シーケンシヤルアクセスを主とする半導体メモリ
が得られる。

【図面の簡単な説明】

第１図は従来の半導体メモリの一例の要部を示
すブロツク図、第２図は従来の半導体メモリの他
の例の要部を示すブロツク図、第３図は本発明の
参考例の要部を示すブロツク図、第４図はその一
部詳細回路図、第５図は本発明の一実施例の要部
を示すブロツク図、第６図はその一部詳細回路図
である。 １…メモリセルマトリツクス、２…行デコー
ダ、３…列デコーダ、４…入出力スイツチ回路、
５…行アドレスバツフア回路、６…列アドレスバ
ツフア回路、７…入出力回路、８…シフトレジス
タ、９…出力回路、１０…書込み回路、１１…メ
モリセルマトリツクス、１２…行デコーダ、１３
…行アドレスバツフア回路、１４…入出力スイツ
チ回路、１５，１５′…ドライバ回路、１６，１
６′…シフトレジスタ、１７…入出力回路、１８
…トランスフアスイツチ回路、１９…ラインバツ
フア回路、A_DD…入力アドレス、B₁，₁…列線、
D_IN…情報入力、D_OUT…情報出力、D_o，D_o+1…情
報、N₁〜N₆…節点、Ｉ／O1，1…入出力
情報線、Q₁〜Q₈，Q₁₁〜Q₂₀…ｎチヤネルMOSト
ランジスタ、WE…活性化信号、φ₁，φ₂…転送ク
ロツク信号、φ_R…駆動信号、φ_S，_S，φ_T…クロ
ツク信号。

Claims (1)

【特許請求の範囲】
1. １ メモリセルを行と列とにマトリツクス状に配
   置した半導体メモリにおいて、前記列の各列線ご
   とに設けられ該列線からの情報の読み出し信号又
   は該列線への書込信号を保持する複数の一時記憶
   手段と、該一時記憶手段のそれぞれと入出力情報
   線との間にそれぞれ設けられ、該一時記憶手段と
   該入出力情報線との間で信号の伝達を行なう複数
   のスイツチ素子と、前記列の数に対応したシフト
   段を有するシフトレジスタと、該シフトレジスタ
   の各シフト段の出力に応じて対応する列の該スイ
   ツチ素子の導通を制御するドライバ回路とを備
   え、前記シフトレジスタは１つのシフト段が対応
   するスイツチ素子を導通させるようにシフト制御
   されることを特徴とする半導体メモリ。