JPH06195978A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06195978A JPH06195978A JP4346824A JP34682492A JPH06195978A JP H06195978 A JPH06195978 A JP H06195978A JP 4346824 A JP4346824 A JP 4346824A JP 34682492 A JP34682492 A JP 34682492A JP H06195978 A JPH06195978 A JP H06195978A
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Abstract
(57)【要約】
【目的】 短時間でしかも簡易に半導体記憶装置の初期
化を行う。 【構成】 マルチプレクサ１３によってシフトレジスタ
１５とワードドライバ１２とが接続されると、各ワード
ドライバ１２はシフトレジスタ１５によってイニシャル
クロック周期で順次駆動される。従って、各ワードドラ
イバ１２の駆動タイミングはシフトレジスタ１５の信号
出力タイミングによって定まる。また、デコード値選択
回路２１の制御によってカラムセレクタ１７が全てのビ
ット線対Ｂ，バーＢを選択すると、１ワード線が選択さ
れる時間に１行分のメモリセル１１に対してアクセスが
行われる。
化を行う。 【構成】 マルチプレクサ１３によってシフトレジスタ
１５とワードドライバ１２とが接続されると、各ワード
ドライバ１２はシフトレジスタ１５によってイニシャル
クロック周期で順次駆動される。従って、各ワードドラ
イバ１２の駆動タイミングはシフトレジスタ１５の信号
出力タイミングによって定まる。また、デコード値選択
回路２１の制御によってカラムセレクタ１７が全てのビ
ット線対Ｂ，バーＢを選択すると、１ワード線が選択さ
れる時間に１行分のメモリセル１１に対してアクセスが
行われる。
Description
【０００１】
【産業上の利用分野】本発明は初期化機能を持つ半導体
記憶装置に関するものである。
記憶装置に関するものである。
【０００２】
【従来の技術】従来の半導体メモリとして、例えば、図
３に示されるスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）がある。このような半導体メモリにおい
ては、情報が記憶されるメモリセル１が行および列方向
にマトリクス状に配置されている。各メモリセル１は行
方向にワード線によって接続されており、列方向にビッ
ト線対Ｂ，バーＢによって接続されている。このビット
線対は一般的にカラムと呼ばれる。各カラムには直列に
ＦＥＴ２が接続されており、読み出し時にプリチャージ
端子３にローレベル信号が入力されることにより、各Ｆ
ＥＴ２はオンする。各ＦＥＴ２がオンすると各カラムに
は電源電圧ＶDDが与えられ、各ビット線対の電圧が電源
電圧レベルにセットされてプリチャージが行われる。一
方、ワードドライバ４は、行デコーダ５でデコードされ
た行アドレスに基づき、アクセス要求のあったメモリセ
ル１に接続されたワード線をハイレベルにする。ハイレ
ベルになったワード線につながる各メモリセル１は各ビ
ット線対に接続される。また、カラムデコーダ６は列ア
ドレスをデコードし、カラムセレクタ７はこのデコード
値に応じた１つのカラムを選択する。選択されたカラム
のビット線対はデータ線に接続される。
３に示されるスタティック・ランダム・アクセス・メモ
リ（ＳＲＡＭ）がある。このような半導体メモリにおい
ては、情報が記憶されるメモリセル１が行および列方向
にマトリクス状に配置されている。各メモリセル１は行
方向にワード線によって接続されており、列方向にビッ
ト線対Ｂ，バーＢによって接続されている。このビット
線対は一般的にカラムと呼ばれる。各カラムには直列に
ＦＥＴ２が接続されており、読み出し時にプリチャージ
端子３にローレベル信号が入力されることにより、各Ｆ
ＥＴ２はオンする。各ＦＥＴ２がオンすると各カラムに
は電源電圧ＶDDが与えられ、各ビット線対の電圧が電源
電圧レベルにセットされてプリチャージが行われる。一
方、ワードドライバ４は、行デコーダ５でデコードされ
た行アドレスに基づき、アクセス要求のあったメモリセ
ル１に接続されたワード線をハイレベルにする。ハイレ
ベルになったワード線につながる各メモリセル１は各ビ
ット線対に接続される。また、カラムデコーダ６は列ア
ドレスをデコードし、カラムセレクタ７はこのデコード
値に応じた１つのカラムを選択する。選択されたカラム
のビット線対はデータ線に接続される。
【０００３】図４は上記ＳＲＡＭ各部の信号タイミング
を示している。同図（ａ）はクロック（ＣＬＯＣＫ）信
号、同図（ｂ）はアドレス（Ａｄｒｅｓｓ）信号の信号
有効期間（ｖａｌｉｄ）を示している。同図（ｃ）〜
（ｅ）はワード線Ｗ1 〜Ｗ3 の選択タイミングを示して
おり、アドレス信号に対応したワード線のみがハイレベ
ルになる。ワード線がハイレベルになると上述したよう
にメモリセル１がビット線対に接続され、書き込みまた
は読み出し動作が行われる。クロック信号がハイレベル
にあってアドレス信号が変化する時にはいずれのワード
線も選択されず、この期間に各ビット線対のプリチャー
ジ（Ｐｒ）が行われ、読み出しに備えられる。
を示している。同図（ａ）はクロック（ＣＬＯＣＫ）信
号、同図（ｂ）はアドレス（Ａｄｒｅｓｓ）信号の信号
有効期間（ｖａｌｉｄ）を示している。同図（ｃ）〜
（ｅ）はワード線Ｗ1 〜Ｗ3 の選択タイミングを示して
おり、アドレス信号に対応したワード線のみがハイレベ
ルになる。ワード線がハイレベルになると上述したよう
にメモリセル１がビット線対に接続され、書き込みまた
は読み出し動作が行われる。クロック信号がハイレベル
にあってアドレス信号が変化する時にはいずれのワード
線も選択されず、この期間に各ビット線対のプリチャー
ジ（Ｐｒ）が行われ、読み出しに備えられる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体メモリにおいては、全てのメモリセルに記憶
された情報を０または１に初期化（イニシャライズ）す
る機能は備えられていない。従って、初期化を行うため
には、全てのメモリセルに対して０または１を書き込む
動作を行う必要がある。１メモリセルに対して書き込み
を行うには１クロックサイクルの時間が必要であり、全
てのメモリセルに対して書き込みを終えるまでには相当
の時間がかかった。また、各メモリセルに順に書き込み
をするには、各メモリセルを順に指定するためのアドレ
ス信号を外部から加える必要がある。そのためにはアド
レス信号を生成するアドレスジェネレータといった付加
回路が必要になる。このため、従来の半導体メモリにお
いては、初期化を短時間にかつ簡易に行えなかった。
来の半導体メモリにおいては、全てのメモリセルに記憶
された情報を０または１に初期化（イニシャライズ）す
る機能は備えられていない。従って、初期化を行うため
には、全てのメモリセルに対して０または１を書き込む
動作を行う必要がある。１メモリセルに対して書き込み
を行うには１クロックサイクルの時間が必要であり、全
てのメモリセルに対して書き込みを終えるまでには相当
の時間がかかった。また、各メモリセルに順に書き込み
をするには、各メモリセルを順に指定するためのアドレ
ス信号を外部から加える必要がある。そのためにはアド
レス信号を生成するアドレスジェネレータといった付加
回路が必要になる。このため、従来の半導体メモリにお
いては、初期化を短時間にかつ簡易に行えなかった。
【０００５】また、ワード線が選択される前には、メモ
リセルに対して書き込み動作が行われるのか読み出し動
作が行われるのかは分からないため、ワード線が選択さ
れる前に毎回プリチャージを行う必要がある。従って、
従来は、プリチャージを必要としない書き込み時にもプ
リチャージが行われ、時間を無駄に使用していた。
リセルに対して書き込み動作が行われるのか読み出し動
作が行われるのかは分からないため、ワード線が選択さ
れる前に毎回プリチャージを行う必要がある。従って、
従来は、プリチャージを必要としない書き込み時にもプ
リチャージが行われ、時間を無駄に使用していた。
【０００６】このような半導体メモリの初期化は、例え
ば、メモリセルを画素に対応させて画像データをＲＡＭ
に記憶させる場合に必要になる。つまり、撮像した画像
データを各タイミングごとにＲＡＭに記憶し、各画素ご
とに入力データを累積してヒストグラムを作成する場
合、画像データの取り込みタイミングごとに初期化が行
われる。このような場合において初期化に時間がかかる
と、１ヒストグラムを作成し終えるまでに非常に時間が
かかってしまい、実用的でなくなってしまう。
ば、メモリセルを画素に対応させて画像データをＲＡＭ
に記憶させる場合に必要になる。つまり、撮像した画像
データを各タイミングごとにＲＡＭに記憶し、各画素ご
とに入力データを累積してヒストグラムを作成する場
合、画像データの取り込みタイミングごとに初期化が行
われる。このような場合において初期化に時間がかかる
と、１ヒストグラムを作成し終えるまでに非常に時間が
かかってしまい、実用的でなくなってしまう。
【０００７】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、情報を記憶する複数
のメモリセルと、これら各メモリセルを行方向に接続す
るワード線と、各メモリセルを列方向に接続するビット
線と、入力行アドレスをデコードする行デコーダと、こ
の行デコーダのデコード値に応じてワード線を駆動する
ワードドライバと、入力列アドレスをデコードする列デ
コーダと、この列デコーダのデコード値に応じてビット
線を選択する列選択回路とを備えた半導体記憶装置にお
いて、所定時間間隔で順次信号を出力するシフトレジス
タと、切換信号入力に応じて行デコーダとワードドライ
バとの接続をシフトレジスタとワードドライバとの接続
に切り換える切換回路とを備えたものである。
を解消するためになされたもので、情報を記憶する複数
のメモリセルと、これら各メモリセルを行方向に接続す
るワード線と、各メモリセルを列方向に接続するビット
線と、入力行アドレスをデコードする行デコーダと、こ
の行デコーダのデコード値に応じてワード線を駆動する
ワードドライバと、入力列アドレスをデコードする列デ
コーダと、この列デコーダのデコード値に応じてビット
線を選択する列選択回路とを備えた半導体記憶装置にお
いて、所定時間間隔で順次信号を出力するシフトレジス
タと、切換信号入力に応じて行デコーダとワードドライ
バとの接続をシフトレジスタとワードドライバとの接続
に切り換える切換回路とを備えたものである。
【０００８】また、列デコーダから列選択回路に与えら
れるデコード値を選択信号入力に応じて所定数のビット
線を選択する値に切り換えるデコード値選択回路を備え
たものである。
れるデコード値を選択信号入力に応じて所定数のビット
線を選択する値に切り換えるデコード値選択回路を備え
たものである。
【０００９】また、所定時間間隔で順次信号を出力する
シフトレジスタと、切換信号入力に応じて行デコーダと
ワードドライバとの接続をシフトレジスタとワードドラ
イバとの接続に切り換える切換回路と、列デコーダから
列選択回路に与えられるデコード値を選択信号入力に応
じて所定数のビット線を選択する値に切り換えるデコー
ド値選択回路とを備えたものである。
シフトレジスタと、切換信号入力に応じて行デコーダと
ワードドライバとの接続をシフトレジスタとワードドラ
イバとの接続に切り換える切換回路と、列デコーダから
列選択回路に与えられるデコード値を選択信号入力に応
じて所定数のビット線を選択する値に切り換えるデコー
ド値選択回路とを備えたものである。
【００１０】
【作用】切換回路によってシフトレジスタとワードドラ
イバとが接続されると、各ワードドライバはシフトレジ
スタによって所定時間間隔で順次駆動される。従って、
各ワードドライバの駆動タイミングはシフトレジスタの
信号出力タイミングによって定まり、プリチャージ時間
をとることなく各ワードドライバは駆動される。また、
シフトレジスタから信号が出力される時間間隔を短くす
ることにより、メモリセルに対するアクセス時間は短く
なる。
イバとが接続されると、各ワードドライバはシフトレジ
スタによって所定時間間隔で順次駆動される。従って、
各ワードドライバの駆動タイミングはシフトレジスタの
信号出力タイミングによって定まり、プリチャージ時間
をとることなく各ワードドライバは駆動される。また、
シフトレジスタから信号が出力される時間間隔を短くす
ることにより、メモリセルに対するアクセス時間は短く
なる。
【００１１】また、デコード値選択回路の制御によって
列選択回路が所定数のビット線を選択すると、１ワード
線が選択される時間に、選択されたワード線につながる
複数のメモリセルに対して一度にアクセスが行われる。
列選択回路が所定数のビット線を選択すると、１ワード
線が選択される時間に、選択されたワード線につながる
複数のメモリセルに対して一度にアクセスが行われる。
【００１２】
【実施例】図１は本発明の一実施例によるＳＲＡＭの概
略構成を示している。
略構成を示している。
【００１３】各メモリセル１１はＣＭＯＳＦＥＴから構
成され、行方向および列方向にマトリクス状に配置され
ている。そして、各行ごとにワード線によって接続さ
れ、各列ごとにビット線対Ｂ，バーＢによって接続され
ている。各ワード線はワードドライバ１２に接続されて
おり、ワードドライバ１２はいずれか１本のワード線の
電圧レベルをハイレベルに設定する。ハイレベルにドラ
イブされたワード線につながるメモリセル１１は、ビッ
ト線対Ｂ，バーＢに接続される。また、ワードドライバ
１２にはマルチプレクサ１３が接続されている。このマ
ルチプレクサ１３は、ｅｎ端子に入力されるイネーブル
信号に応じ、２入力のうちの一方をワードドライバ１２
へ出力する。マルチプレクサ１３の一方の入力端子には
ＡＮＤ回路１４の出力が接続されている。このＡＮＤ回
路１４には行デコーダでデコードされた行アドレス（Ａ
ｄｄｒ）信号およびクロック（ＣＬＫ）信号が入力され
ている。また、マルチプレクサ１３の他方の入力端子に
は、シフトレジスタ１５を構成する複数のＤフリップフ
ロップ（ＤＦＦ）１６の各Ｑ出力が接続されている。各
ＤＦＦ１６のＱ出力は、隣接する次のＤＦＦ１６のデー
タ入力Ｄにも接続されている。
成され、行方向および列方向にマトリクス状に配置され
ている。そして、各行ごとにワード線によって接続さ
れ、各列ごとにビット線対Ｂ，バーＢによって接続され
ている。各ワード線はワードドライバ１２に接続されて
おり、ワードドライバ１２はいずれか１本のワード線の
電圧レベルをハイレベルに設定する。ハイレベルにドラ
イブされたワード線につながるメモリセル１１は、ビッ
ト線対Ｂ，バーＢに接続される。また、ワードドライバ
１２にはマルチプレクサ１３が接続されている。このマ
ルチプレクサ１３は、ｅｎ端子に入力されるイネーブル
信号に応じ、２入力のうちの一方をワードドライバ１２
へ出力する。マルチプレクサ１３の一方の入力端子には
ＡＮＤ回路１４の出力が接続されている。このＡＮＤ回
路１４には行デコーダでデコードされた行アドレス（Ａ
ｄｄｒ）信号およびクロック（ＣＬＫ）信号が入力され
ている。また、マルチプレクサ１３の他方の入力端子に
は、シフトレジスタ１５を構成する複数のＤフリップフ
ロップ（ＤＦＦ）１６の各Ｑ出力が接続されている。各
ＤＦＦ１６のＱ出力は、隣接する次のＤＦＦ１６のデー
タ入力Ｄにも接続されている。
【００１４】カラムセレクタ１７は、入力されるデコー
ド値に従ってビット線対（カラム）を選択する。選択さ
れたビット線対はデータ線を介してセンスアンプ１８に
接続される。このセンスアンプ１８にはＩ／Ｏ回路１９
が接続されており、選択されたビット線対はこのＩ／Ｏ
回路１９をインターフェースとして外部とアクセスされ
る。このカラムセレクタ１７にはＯＲ回路２０からなる
デコード値選択回路２１が接続されている。各ＯＲ回路
２０の一方の入力端子にはｓｅｌ端子が接続され、他方
の入力端子にはカラムデコーダ２２の出力線が接続され
ている。カラムデコーダ２２はＡＮＤ回路２３およびＮ
ＯＴ回路２４からなる。例えばカラムが図示のように４
カラムの場合には、カラムデコーダ２２はＡ0 ，Ａ1 端
子から２つのアドレス信号を入力し、入力アドレスに応
じたいずれか１カラムを選択するデコード値をデコード
値選択回路２１へ出力する。
ド値に従ってビット線対（カラム）を選択する。選択さ
れたビット線対はデータ線を介してセンスアンプ１８に
接続される。このセンスアンプ１８にはＩ／Ｏ回路１９
が接続されており、選択されたビット線対はこのＩ／Ｏ
回路１９をインターフェースとして外部とアクセスされ
る。このカラムセレクタ１７にはＯＲ回路２０からなる
デコード値選択回路２１が接続されている。各ＯＲ回路
２０の一方の入力端子にはｓｅｌ端子が接続され、他方
の入力端子にはカラムデコーダ２２の出力線が接続され
ている。カラムデコーダ２２はＡＮＤ回路２３およびＮ
ＯＴ回路２４からなる。例えばカラムが図示のように４
カラムの場合には、カラムデコーダ２２はＡ0 ，Ａ1 端
子から２つのアドレス信号を入力し、入力アドレスに応
じたいずれか１カラムを選択するデコード値をデコード
値選択回路２１へ出力する。
【００１５】また、各ビット線対Ｂ，バーＢには、ＶDD
電源電圧ラインとの接続をスイッチングするプリチャー
ジ電圧印加用のＰチャネルＭＯＳＦＥＴ２５が接続され
ている。各ＦＥＴ２５はゲートが相互に接続されてお
り、Ｐｒ端子にローレベル信号が入力されることによっ
て各ＦＥＴ２５はオンし、各ビット線対Ｂ，バーＢはプ
リチャージされる。
電源電圧ラインとの接続をスイッチングするプリチャー
ジ電圧印加用のＰチャネルＭＯＳＦＥＴ２５が接続され
ている。各ＦＥＴ２５はゲートが相互に接続されてお
り、Ｐｒ端子にローレベル信号が入力されることによっ
て各ＦＥＴ２５はオンし、各ビット線対Ｂ，バーＢはプ
リチャージされる。
【００１６】なお、本実施例においては、１ワードを８
ビットとし、各１ビットに４カラムに接続したメモリセ
ル１１を対応させて情報を記憶する構成がとられてい
る。図示の回路構成はこの１ビット分の回路構成に相当
している。
ビットとし、各１ビットに４カラムに接続したメモリセ
ル１１を対応させて情報を記憶する構成がとられてい
る。図示の回路構成はこの１ビット分の回路構成に相当
している。
【００１７】このような構成において、本実施例による
ＳＲＡＭの初期化動作について説明する。
ＳＲＡＭの初期化動作について説明する。
【００１８】マルチプレクサ１３は通常ＡＮＤ回路１４
とワードドライバ１２とを接続している。従って、各ワ
ードドライバ１２は、通常行デコーダでデコードされた
行アドレス信号に従って駆動される。つまり、図４のタ
イミングチャートに示されるように、まず、アドレス信
号の有効期間にワード線Ｗ1 が選択され、その後、ビッ
ト線対Ｂ，バーＢに対してプリチャージが行われる。引
き続いてワード線Ｗ2が選択され、その後、ビット線対
Ｂ，バーＢに対してプリチャージが行われる。以後、同
様に各ワード線の選択およびプリチャージが繰り返して
行われる。また、図１に示すデコード値選択回路２１に
接続されたｓｅｌ端子にはローレベル信号が与えられて
おり、デコード値選択回路２１はカラムデコーダ２２で
デコードされた値をそのままカラムセレクタ１７へ伝え
る。このため、入力されたアドレスに従っていずれか１
本のワード線が選択され、いずれか１つのカラムが選択
される。この結果、選択されたワード線およびカラムに
よって特定される１つのメモリセル１１に対してアクセ
スが行われ、読み出しまたは書き込み動作が行われる。
とワードドライバ１２とを接続している。従って、各ワ
ードドライバ１２は、通常行デコーダでデコードされた
行アドレス信号に従って駆動される。つまり、図４のタ
イミングチャートに示されるように、まず、アドレス信
号の有効期間にワード線Ｗ1 が選択され、その後、ビッ
ト線対Ｂ，バーＢに対してプリチャージが行われる。引
き続いてワード線Ｗ2が選択され、その後、ビット線対
Ｂ，バーＢに対してプリチャージが行われる。以後、同
様に各ワード線の選択およびプリチャージが繰り返して
行われる。また、図１に示すデコード値選択回路２１に
接続されたｓｅｌ端子にはローレベル信号が与えられて
おり、デコード値選択回路２１はカラムデコーダ２２で
デコードされた値をそのままカラムセレクタ１７へ伝え
る。このため、入力されたアドレスに従っていずれか１
本のワード線が選択され、いずれか１つのカラムが選択
される。この結果、選択されたワード線およびカラムに
よって特定される１つのメモリセル１１に対してアクセ
スが行われ、読み出しまたは書き込み動作が行われる。
【００１９】ここで初期化の要求があると、ｅｎ端子に
与えられていたイネーブル信号は図２（ｆ）に示すよう
にハイレベルからローレベルに変化させられる。イネー
ブル信号がローレベルに変化すると、マルチプレクサ１
３は、いままでのＡＮＤ回路１４とワードドライバ１２
との接続をシフトレジスタ１５とワードドライバ１２と
の接続に切り換える。従って、ワードドライバ１２はシ
フトレジスタ１５の出力信号によって駆動されるように
なる。
与えられていたイネーブル信号は図２（ｆ）に示すよう
にハイレベルからローレベルに変化させられる。イネー
ブル信号がローレベルに変化すると、マルチプレクサ１
３は、いままでのＡＮＤ回路１４とワードドライバ１２
との接続をシフトレジスタ１５とワードドライバ１２と
の接続に切り換える。従って、ワードドライバ１２はシ
フトレジスタ１５の出力信号によって駆動されるように
なる。
【００２０】シフトレジスタ１５を構成する各ＤＦＦ１
６のクロック入力端子には同図（ａ）に示すイニシャル
クロック（ｉｎｉｔ−ｃｌｏｃｋ）信号が入力されてお
り、また、シフト動作を開始する最初のＤＦＦ１６のデ
ータ入力端子Ｄには同図（ｅ）に示すイニシャルトリガ
（ｉｎｉｔ−ｔｒｉｇａ）信号が入力される。イネーブ
ル信号がハイレベルからローレベルに変化する時にはシ
フト動作を開始する最初のＤＦＦ１６にはハイレベルの
イニシャルトリガ信号が与えられている。このため、こ
のＤＦＦ１６は、イニシャルクロック信号の立上がりタ
イミングＴ1 にハイレベルのイニシャルトリガ信号をＱ
端子へ出力する。従って、このＱ出力を入力するワード
ドライバ１２が駆動され、ワード線Ｗ1 の電位レベルが
同図（ｂ）に示すようにハイレベルに引き上げられる。
このため、このワード線Ｗ1 につながる各メモリセル１
１はビット線対Ｂ，バーＢに接続される。
６のクロック入力端子には同図（ａ）に示すイニシャル
クロック（ｉｎｉｔ−ｃｌｏｃｋ）信号が入力されてお
り、また、シフト動作を開始する最初のＤＦＦ１６のデ
ータ入力端子Ｄには同図（ｅ）に示すイニシャルトリガ
（ｉｎｉｔ−ｔｒｉｇａ）信号が入力される。イネーブ
ル信号がハイレベルからローレベルに変化する時にはシ
フト動作を開始する最初のＤＦＦ１６にはハイレベルの
イニシャルトリガ信号が与えられている。このため、こ
のＤＦＦ１６は、イニシャルクロック信号の立上がりタ
イミングＴ1 にハイレベルのイニシャルトリガ信号をＱ
端子へ出力する。従って、このＱ出力を入力するワード
ドライバ１２が駆動され、ワード線Ｗ1 の電位レベルが
同図（ｂ）に示すようにハイレベルに引き上げられる。
このため、このワード線Ｗ1 につながる各メモリセル１
１はビット線対Ｂ，バーＢに接続される。
【００２１】また、ワード線Ｗ1 に接続されたワードド
ライバ１２へ出力されるハイレベル信号は、隣接する次
のＤＦＦ１６のデータ入力端子Ｄにも与えられており、
イニシャルクロック信号の次の立上がりタイミングＴ2
において、このＤＦＦ１６のＱ端子から出力される。従
って、このＱ端子に接続されたワードドライバ１２が駆
動され、ワード線Ｗ2 の電圧レベルが同図（ｃ）に示す
ようにハイレベルに引き上げられる。以後、同様に各Ｄ
ＦＦ１６はイニシャルクロック信号の各立上がりタイミ
ングＴn においてハイレベル信号を順次出力し、この信
号を受けたワードドライバ１２は同図（ｄ）に示すよう
にワード線Ｗn をハイレベルに設定する。すなわち、各
ワード線Ｗはイニシャルクロック信号の１サイクルごと
に順次選択されてハイレベルに設定される。このため、
各メモリセル１１はイニシャルクロック信号の１サイク
ルごとに行単位にビット線対Ｂ，バーＢに接続される。
ライバ１２へ出力されるハイレベル信号は、隣接する次
のＤＦＦ１６のデータ入力端子Ｄにも与えられており、
イニシャルクロック信号の次の立上がりタイミングＴ2
において、このＤＦＦ１６のＱ端子から出力される。従
って、このＱ端子に接続されたワードドライバ１２が駆
動され、ワード線Ｗ2 の電圧レベルが同図（ｃ）に示す
ようにハイレベルに引き上げられる。以後、同様に各Ｄ
ＦＦ１６はイニシャルクロック信号の各立上がりタイミ
ングＴn においてハイレベル信号を順次出力し、この信
号を受けたワードドライバ１２は同図（ｄ）に示すよう
にワード線Ｗn をハイレベルに設定する。すなわち、各
ワード線Ｗはイニシャルクロック信号の１サイクルごと
に順次選択されてハイレベルに設定される。このため、
各メモリセル１１はイニシャルクロック信号の１サイク
ルごとに行単位にビット線対Ｂ，バーＢに接続される。
【００２２】一方、初期化の要求があると、ｓｅｌ端子
に与えられている選択信号はローレベルからハイレベル
になり、デコード値選択回路２１を構成する各ＯＲ回路
２０は全てハイレベル信号を出力する。すなわち、デコ
ード値選択回路２１は、カラムデコーダ２２からのデコ
ード値のいかんにかかわらず、その全出力線をハイレベ
ルにする。従って、この出力線に接続された全てのＮチ
ャネルＭＯＳＦＥＴはオンし、カラムセレクタ１７は全
てのカラムを選択する。このため、全ビット線対Ｂ，バ
ーＢはデータ線を介してセンスアンプ１８に接続され
る。
に与えられている選択信号はローレベルからハイレベル
になり、デコード値選択回路２１を構成する各ＯＲ回路
２０は全てハイレベル信号を出力する。すなわち、デコ
ード値選択回路２１は、カラムデコーダ２２からのデコ
ード値のいかんにかかわらず、その全出力線をハイレベ
ルにする。従って、この出力線に接続された全てのＮチ
ャネルＭＯＳＦＥＴはオンし、カラムセレクタ１７は全
てのカラムを選択する。このため、全ビット線対Ｂ，バ
ーＢはデータ線を介してセンスアンプ１８に接続され
る。
【００２３】この結果、各メモリセル１１に対し、イニ
シャルクロック信号の１サイクルごとに１行づつ一度に
アクセスすることが可能となる。従って、ｉｎｉｔ−ｃ
ｌｏｃｋ端子に入力されるイニシャルクロック信号の周
波数を、ＣＬＫ端子に入力される通常のクロック信号と
同じ周波数に設定した場合には、メモリセル１１に対す
るアクセス時間はカラム数をｎとすれば従来の１／ｎに
低減される。例えば、カラム数を４とする図示の場合に
はアクセス時間は１／４に低減され、カラム数を８とす
れば１／８に低減される。また、イニシャルクロック信
号の周波数を通常のクロック信号の２倍に設定すれば、
メモリセル１１に対するアクセス時間はカラム数をｎと
すれば従来の１／（２ｎ）に低減される。例えば、カラ
ム数を４とする図示の場合にはアクセス時間は１／８に
低減され、カラム数を８とすれば１／１６に低減され
る。
シャルクロック信号の１サイクルごとに１行づつ一度に
アクセスすることが可能となる。従って、ｉｎｉｔ−ｃ
ｌｏｃｋ端子に入力されるイニシャルクロック信号の周
波数を、ＣＬＫ端子に入力される通常のクロック信号と
同じ周波数に設定した場合には、メモリセル１１に対す
るアクセス時間はカラム数をｎとすれば従来の１／ｎに
低減される。例えば、カラム数を４とする図示の場合に
はアクセス時間は１／４に低減され、カラム数を８とす
れば１／８に低減される。また、イニシャルクロック信
号の周波数を通常のクロック信号の２倍に設定すれば、
メモリセル１１に対するアクセス時間はカラム数をｎと
すれば従来の１／（２ｎ）に低減される。例えば、カラ
ム数を４とする図示の場合にはアクセス時間は１／８に
低減され、カラム数を８とすれば１／１６に低減され
る。
【００２４】このように本実施例においては、マルチプ
レクサ１３によってシフトレジスタ１５とワードドライ
バ１２とが接続されると、各ワードドライバ１２はシフ
トレジスタ１５によってイニシャルクロック周期で順次
駆動される。従って、各ワードドライバ１２の駆動タイ
ミングはシフトレジスタ１５の信号出力タイミングによ
って定まり、従来のようにプリチャージ時間をとること
なく各ワードドライバ１２は駆動される。また、シフト
レジスタ１５から信号が出力される時間間隔を短くする
ことにより、１メモリセルに対するアクセス時間は短縮
される。つまり、イニシャルクロック信号の信号周波数
の増加に伴い、メモリセル１１に対するアクセス時間は
短くなる。
レクサ１３によってシフトレジスタ１５とワードドライ
バ１２とが接続されると、各ワードドライバ１２はシフ
トレジスタ１５によってイニシャルクロック周期で順次
駆動される。従って、各ワードドライバ１２の駆動タイ
ミングはシフトレジスタ１５の信号出力タイミングによ
って定まり、従来のようにプリチャージ時間をとること
なく各ワードドライバ１２は駆動される。また、シフト
レジスタ１５から信号が出力される時間間隔を短くする
ことにより、１メモリセルに対するアクセス時間は短縮
される。つまり、イニシャルクロック信号の信号周波数
の増加に伴い、メモリセル１１に対するアクセス時間は
短くなる。
【００２５】また、デコード値選択回路２１の制御によ
ってカラムセレクタ１７が全てのビット線対Ｂ，バーＢ
を選択すると、１ワード線が選択される時間に１行分の
メモリセル１１に対してアクセスが行われる。従って、
カラム数を増大させれば、メモリセル１１に対するアク
セス時間は短縮される。
ってカラムセレクタ１７が全てのビット線対Ｂ，バーＢ
を選択すると、１ワード線が選択される時間に１行分の
メモリセル１１に対してアクセスが行われる。従って、
カラム数を増大させれば、メモリセル１１に対するアク
セス時間は短縮される。
【００２６】すなわち本実施例によれば、イニシャルク
ロック信号周波数およびカラム数を適当に設定すること
により、全メモリセル１１に短時間で０または１のデー
タを書き込むことが可能となり、短時間でＳＲＡＭの初
期化を行うことが可能になる。
ロック信号周波数およびカラム数を適当に設定すること
により、全メモリセル１１に短時間で０または１のデー
タを書き込むことが可能となり、短時間でＳＲＡＭの初
期化を行うことが可能になる。
【００２７】ただし、ワード線の選択時間ＴW （図２
（ｂ）参照）は一定の時間を確保する必要があるため、
イニシャルクロック信号周波数の増加はこの一定の選択
時間が確保される範囲内に限られる。従来構成のＳＲＡ
Ｍにおいては、プリチャージ時間が各ワード線の選択タ
イミングの間に必ず存在していたため、単にクロック信
号周波数を増加すると、直ぐにこの一定の選択時間が確
保されなくなってしまう。例えば、従来、クロック周波
数を２倍にすることは実用上不可能であった。このた
め、従来構成のＳＲＡＭで単にクロック信号を増加させ
るだけでは、メモリセルアクセス時間を短縮させること
はできなかった。これに対して本実施例では、各ワード
線の選択タイミングの間にプリチャージ時間は存在しな
いため、従来に比してクロック信号周波数を上げること
が可能である。また、ワードドライバ１２で駆動するこ
とのできる負荷は限られているため、カラム数の増大は
ワードドライバ１２の駆動能力を満たす範囲内に限られ
る。
（ｂ）参照）は一定の時間を確保する必要があるため、
イニシャルクロック信号周波数の増加はこの一定の選択
時間が確保される範囲内に限られる。従来構成のＳＲＡ
Ｍにおいては、プリチャージ時間が各ワード線の選択タ
イミングの間に必ず存在していたため、単にクロック信
号周波数を増加すると、直ぐにこの一定の選択時間が確
保されなくなってしまう。例えば、従来、クロック周波
数を２倍にすることは実用上不可能であった。このた
め、従来構成のＳＲＡＭで単にクロック信号を増加させ
るだけでは、メモリセルアクセス時間を短縮させること
はできなかった。これに対して本実施例では、各ワード
線の選択タイミングの間にプリチャージ時間は存在しな
いため、従来に比してクロック信号周波数を上げること
が可能である。また、ワードドライバ１２で駆動するこ
とのできる負荷は限られているため、カラム数の増大は
ワードドライバ１２の駆動能力を満たす範囲内に限られ
る。
【００２８】なお、上記実施例の説明においては、マル
チプレクサ１３およびシフトレジスタ１５を用いてワー
ド線選択タイミングを早め、しかも、デコード値選択回
路２１を用いて選択カラム数を増やしたが、いずれか一
方の回路のみを設けることによってもメモリセル１１に
対するアクセス時間は短縮され、上記実施例と同様な効
果が奏される。すなわち、ワード線選択タイミングを早
めることのみによってもアクセス時間は従来よりも短縮
され、また、選択カラム数を増やすだけでもアクセス時
間は従来よりも短縮され、メモリセル１１の初期化を従
来よりも短時間で行うことが可能である。
チプレクサ１３およびシフトレジスタ１５を用いてワー
ド線選択タイミングを早め、しかも、デコード値選択回
路２１を用いて選択カラム数を増やしたが、いずれか一
方の回路のみを設けることによってもメモリセル１１に
対するアクセス時間は短縮され、上記実施例と同様な効
果が奏される。すなわち、ワード線選択タイミングを早
めることのみによってもアクセス時間は従来よりも短縮
され、また、選択カラム数を増やすだけでもアクセス時
間は従来よりも短縮され、メモリセル１１の初期化を従
来よりも短時間で行うことが可能である。
【００２９】
【発明の効果】以上説明したように本発明によれば、各
ワードドライバの駆動タイミングはシフトレジスタの信
号出力タイミングによって定まり、プリチャージ時間を
とることなく各ワードドライバは駆動される。また、シ
フトレジスタから信号が出力される時間間隔を短くする
ことにより、メモリセルに対するアクセス時間は短くな
る。また、デコード値選択回路の制御によって列選択回
路が所定数のビット線を選択すると、１ワード線が選択
される時間に、選択されたワード線につながる複数のメ
モリセルに対して一度にアクセスが行われる。
ワードドライバの駆動タイミングはシフトレジスタの信
号出力タイミングによって定まり、プリチャージ時間を
とることなく各ワードドライバは駆動される。また、シ
フトレジスタから信号が出力される時間間隔を短くする
ことにより、メモリセルに対するアクセス時間は短くな
る。また、デコード値選択回路の制御によって列選択回
路が所定数のビット線を選択すると、１ワード線が選択
される時間に、選択されたワード線につながる複数のメ
モリセルに対して一度にアクセスが行われる。
【００３０】このため、書き込み時におけるメモリセル
に対するアクセス時間は減少し、短時間でしかも簡易に
半導体記憶装置の初期化を行うことが可能になる。
に対するアクセス時間は減少し、短時間でしかも簡易に
半導体記憶装置の初期化を行うことが可能になる。
【図１】本発明の一実施例によるＳＲＡＭの概略構成を
示す回路ブロック図である。
示す回路ブロック図である。
【図２】一実施例におけるＳＲＡＭ各部の信号を示すタ
イミングチャートである。
イミングチャートである。
【図３】従来のＳＲＡＭの概略構成を示す回路ブロック
図である。
図である。
【図４】従来のＳＲＡＭ各部の信号を示すタイミングチ
ャートである。
ャートである。
１１…メモリセル、１２…ワードドライバ、１３…マル
チプレクサ、１４…ＡＮＤ回路、１５…シフトレジス
タ、１６…Ｄフリップフロップ、１７…カラムセレク
タ、１８…センスアンプ、１９…Ｉ／Ｏ回路、２０…Ｏ
Ｒ回路、２１…デコード値選択回路、２２…カラムデコ
ーダ、２３…ＡＮＤ回路、２４…ＮＯＴ回路、２５…プ
リチャージ用ＰチャネルＭＯＳＦＥＴ。
チプレクサ、１４…ＡＮＤ回路、１５…シフトレジス
タ、１６…Ｄフリップフロップ、１７…カラムセレク
タ、１８…センスアンプ、１９…Ｉ／Ｏ回路、２０…Ｏ
Ｒ回路、２１…デコード値選択回路、２２…カラムデコ
ーダ、２３…ＡＮＤ回路、２４…ＮＯＴ回路、２５…プ
リチャージ用ＰチャネルＭＯＳＦＥＴ。
Claims (6)
- 【請求項１】 情報を記憶する複数のメモリセルと、こ
れら各メモリセルを行方向に接続するワード線と、前記
各メモリセルを列方向に接続するビット線と、入力行ア
ドレスをデコードする行デコーダと、この行デコーダの
デコード値に応じて前記ワード線を駆動するワードドラ
イバと、入力列アドレスをデコードする列デコーダと、
この列デコーダのデコード値に応じて前記ビット線を選
択する列選択回路とを備えた半導体記憶装置において、 所定時間間隔で順次信号を出力するシフトレジスタと、
切換信号入力に応じて前記行デコーダと前記ワードドラ
イバとの接続を前記シフトレジスタと前記ワードドライ
バとの接続に切り換える切換回路とを備えたことを特徴
とする半導体記憶装置。 - 【請求項２】 前記シフトレジスタは複数のＤフリップ
フロップからなり、各Ｄフリップフロップのデータ出力
はクロック信号入力に応じて前記切換回路に順次与えら
れ、 前記切換回路はマルチプレクサからなり、イネーブル信
号入力によって前記シフトレジスタのデータ出力を前記
ワードドライバに出力し、 前記ワードドライバは前記シフトレジスタからのデータ
出力を入力して前記クロック信号入力に応じて前記ワー
ド線を順次駆動することを特徴とする請求項１記載の半
導体記憶装置。 - 【請求項３】 情報を記憶する複数のメモリセルと、こ
れら各メモリセルを行方向に接続するワード線と、前記
各メモリセルを列方向に接続するビット線と、入力行ア
ドレスをデコードする行デコーダと、この行デコーダの
デコード値に応じて前記ワード線を駆動するワードドラ
イバと、入力列アドレスをデコードする列デコーダと、
この列デコーダのデコード値に応じて前記ビット線を選
択する列選択回路とを備えた半導体記憶装置において、 前記列デコーダから前記列選択回路に与えられるデコー
ド値を選択信号入力に応じて所定数の前記ビット線を選
択する値に切り換えるデコード値選択回路を備えたこと
を特徴とする半導体記憶装置。 - 【請求項４】 前記デコード値選択回路は論理和回路か
らなり、選択信号および前記列デコーダから出力される
デコード信号を入力し、前記選択信号がアクティブにな
った時に前記デコード信号にかかわらず所定数の前記列
選択回路をアクティブにして所定数の前記ビット線を選
択することを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】 情報を記憶する複数のメモリセルと、こ
れら各メモリセルを行方向に接続するワード線と、前記
各メモリセルを列方向に接続するビット線と、入力行ア
ドレスをデコードする行デコーダと、この行デコーダの
デコード値に応じて前記ワード線を駆動するワードドラ
イバと、入力列アドレスをデコードする列デコーダと、
この列デコーダのデコード値に応じて前記ビット線を選
択する列選択回路とを備えた半導体記憶装置において、 所定時間間隔で順次信号を出力するシフトレジスタと、
切換信号入力に応じて前記行デコーダと前記ワードドラ
イバとの接続を前記シフトレジスタと前記ワードドライ
バとの接続に切り換える切換回路と、前記列デコーダか
ら前記列選択回路に与えられるデコード値を選択信号入
力に応じて所定数の前記ビット線を選択する値に切り換
えるデコード値選択回路とを備えたことを特徴とする半
導体記憶装置。 - 【請求項６】 前記シフトレジスタは複数のＤフリップ
フロップからなり、各Ｄフリップフロップのデータ出力
はクロック信号入力に応じて前記切換回路に順次与えら
れ、 前記切換回路はマルチプレクサからなり、イネーブル信
号入力によって前記シフトレジスタのデータ出力を前記
ワードドライバに出力し、 前記ワードドライバは前記シフトレジスタからのデータ
出力を入力して前記クロック信号入力に応じて前記ワー
ド線を順次駆動し、 前記デコード値選択回路は論理和回路からなり、選択信
号および前記列デコーダから出力されるデコード信号を
入力し、前記選択信号がアクティブになった時に前記デ
コード信号にかかわらず所定数の前記列選択回路をアク
ティブにして所定数の前記ビット線を選択することを特
徴とする請求項５記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346824A JPH06195978A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4346824A JPH06195978A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06195978A true JPH06195978A (ja) | 1994-07-15 |
Family
ID=18386058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4346824A Pending JPH06195978A (ja) | 1992-12-25 | 1992-12-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06195978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836886A (ja) * | 1994-07-22 | 1996-02-06 | Nec Kagoshima Ltd | メモリ装置 |
| KR100331909B1 (ko) * | 1999-01-06 | 2002-04-10 | 가네꼬 히사시 | 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 |
| JP2023019261A (ja) * | 2021-07-29 | 2023-02-09 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御回路、メモリ制御方法およびメモリ制御プログラム |
-
1992
- 1992-12-25 JP JP4346824A patent/JPH06195978A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0836886A (ja) * | 1994-07-22 | 1996-02-06 | Nec Kagoshima Ltd | メモリ装置 |
| KR100331909B1 (ko) * | 1999-01-06 | 2002-04-10 | 가네꼬 히사시 | 데이터 입/출력 회로 및 이 회로를 사용한 인터페이스시스템 |
| JP2023019261A (ja) * | 2021-07-29 | 2023-02-09 | Ｎｅｃプラットフォームズ株式会社 | メモリ制御装置、メモリ制御回路、メモリ制御方法およびメモリ制御プログラム |
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