JP2599841B2 - データ処理装置 - Google Patents

データ処理装置

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JP2599841B2
JP2599841B2 JP3101345A JP10134591A JP2599841B2 JP 2599841 B2 JP2599841 B2 JP 2599841B2 JP 3101345 A JP3101345 A JP 3101345A JP 10134591 A JP10134591 A JP 10134591A JP 2599841 B2 JP2599841 B2 JP 2599841B2
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Description

【発明の詳細な説明】
【0001】
【従来の技術及び問題点】ビデオ装置では、表示される
情報が「画素」と呼ばれる別々の要素に分割されてい
る。単位面積当たりの画素の数が得られる解像度を定め
る。単純な白黒装置では、この各々の画素は1つのデー
タ・ビットで構成することが出来る。これに対して異な
る色及び強度レベルを持つ画素を用いる更に複雑な装置
は、ずっと多くのデータ・ビットを必要とする。メモリ
に記憶されている画素情報を表示する為、データをメモ
リから読取り、その後中間記憶媒質に直列形式で構成す
る。表示装置の各々の水平走査線を走査する時、画素デ
ータが直列に出力され、ビデオ情報に変換される。例え
ば、各々の白黒画素に対する記憶データは、走査線の予
定の位置に対応し、「白」レベル又は「黒」レベルの何
れかに対するビデオ出力を決定する。画素データを直列
形式にすることが、米国特許第4,322,635号、
同第4,347,587号及び1983年12月30日
に出願された係属中の米国特許出願通し番号第567,
040号(何れもテキサス・インスツルメンツ・インコ
ーポレイテットに譲渡されている)に記載されている。
【0002】ビデオ・メモリを設計する時、設計技術者
が当面する2つの主な制約は、走査線当たりに必要な画
素の数と走査速度とである。これによって、画素情報を
メモリにどの様にマッピングするか、並びに記憶されて
いる画素情報をアクセスして直列に出力する速度が決ま
る。典型的には、ビデオ・メモリは「画素マッピング」
形であって、1行のメモリ素子又はその部分が所定の走
査線又はその一部分の画素情報と直接的に対応する。例
えば、走査線当たり256個の画素を持つ白黒装置で
は、1行当たり256個のメモリ素子を持つメモリが用
いられる。行の情報をアクセスして、直列シフト・レジ
スタに記憶し、所定の走査線の間それから直列に出力出
来る様にする。こうして走査線当たり1回のメモリ・ア
クセスしか必要としない。直列シフト・レジスタから表
示装置にデータが出力される間、表示データを更新する
為に、メモリからデータがアクセスされる。このデータ
は、隣合う走査線の間の帰線機関の間、シフト・レジス
タに転送される。従って、メモリ素子の行及び列の数
が、走査線当たりの画素の数、画素当たりの情報ビット
の数及び表示装置に使われる走査線の数によって決定さ
れる。直列シフト・レジスタの動作が米国特許第4,3
22,635号及び同第4,347,587号に更に詳
しく記載されており、典型的なビット・マッピング形ビ
デオ・メモリが係属中の米国特許出願通し番号第56
7,040号に記載されている。画素マッピング形ビデ
オ・メモリを用いる用途では、多数の個別メモリがアレ
ーとして配置されていて、1回のアクセス動作が予定の
画素パターンを出力する様になっている。これによっ
て、1回のアクセス時間の間に多数の画素及び/又は画
素当たりのビットを出力することが出来、こうして所定
の一組の情報をアクセスするのに要する時間を短縮す
る。このアレー形式は個々のメモリに関連するシフト・
レジスタをカスケード接続したり或いは並列に配置する
ことを必要とすることがある。
【0003】画素マッピング形の多重ビデオ・メモリを
使い易くする為、1個の半導体チップに1つより多くの
メモリを設けることが望ましい。経済性並びに市場性の
観点から活力のある装置を作る為には、集積した各々の
メモリは、同じチップ上にある他のメモリに対して或る
程度独立に動作することが出来、しかも出来るだけ多く
の制御機能を共有しなければならない。これは、周辺回
路とチップ自体の間のインターフェイス接続に必要な集
積回路ピンの数を減少する為、並びに回路の密度を下げ
る為に必要である。画素マッピング形の多重ビデオ・メ
モリを1個の半導体チップに集積化した時、各々のメモ
リの直列入力及び出力に対して独立にアクセスが出来る
と共に、メモリの即時読取/書込みモードを独立に制御
出来ることが望ましい。この為には、読取/書込み制御
機能に対する別個のピンの他に、メモリ毎に別々の直列
入力及び直列出力インターフェイス・ピンが必要であ
り、この為実用的でない多重ピン・パッケージになる。
更に、種々の独立の機能を持たせる為に必要な制御回路
が、チップ回路の密度を増大させる。多重メモリを集積
化した半導体チップに伴う上に述べた欠点の為、周辺回
路とインターフェイス接続する為に最小限の数のピンを
用いて制御機能を共有しながら、所定のチップ内にある
各々のメモリの高度の独立の制御が活かされる様にした
多重メモリ・チップを提供することが望ましい。
【0004】
【課題を解決する為の手段及び作用】この発明は1チッ
プ半導体メモリとそのメモリを制御する制御装置を含む
データ処理装置を提供する。その半導体メモリは、複数
のメモリ・アレーの全てのメモリ・アレーに同時にアド
レスし、かつ、複数のレジスタ回路に保持されたデータ
の外部へ出力する際の先頭番地を特定する共通デコード
手段と、入力部及び複数メモリ・アレー間に接続された
書込み手段とを含み、更に制御装置が、直列アクセス・
モードにおいて各複数レジスタの特定先頭番地から直列
データを外部へ出力せしめ、かつ、ランダム・アクセス
・モードにおいて、書込み手段を制御してデコード手段
によりアドレスされた複数メモリ・アレー全ての内少な
くとも一つのメモリ・アレーのみに入力データを書込み
せしめる。
【0005】
【0006】
【0007】
【0008】
【0009】
【0010】
【実施例】4重メモリ・アレー 図1には、4つのメモリ・アレー10,12,14,1
6(以下これを「4重メモリ・アレー」と呼ぶ)で構成
された半導体メモリが示されている。各々のメモリ・ア
レー10乃至16が、直列アクセス及びランダム・アク
セスの両方を持つ様に構成された読取/書込みメモリで
構成されている。何れのアクセスもダイナミック・ラン
ダムアクセス形のセル・アレーを用いることが出来る。
全てのアレー10乃至16が1つの半導体チップ上にあ
り、このチップは標準形のデュアル・イン・ライン・パ
ッケージに取付けるのが普通である。この形式のメモリ
が全般的に米国特許第4,081,701号に記載され
ている。各々のアレーは全般的に両半分に分割されてい
て、各半分に同じ数のメモリ・セルがあって、メモリ素
子の別異の行及び列を定めている。夫々1つの列に関連
する1行のセンスアップが両半分の間に配置されてい
て、1行が作動されると、各々のセンスアンプに出力が
出る様になっている。この後、適当なデコーダ回路を用
いて、アドレス・データ・ビットの全部又は選ばれたも
のを出力するが、これは後で説明する。
【0011】各々のメモリ・アレー10乃至16が「ビ
ット・マッピング」形に構成されている。即ち、メモリ
に記憶されるデータ・ビットの相対位置が、表示装置上
の画素の物理的な位置と対応する。例えば、ビット・マ
ッピング形アレーの内の1つの第1行及び第1列に記憶
されたデータがビデオ表示装置の1番目の走査線の最初
の画素に対応する。1つのアレーしか使わない場合、隣
合う画素がアレーの第1行及び第2列に記憶されたデー
タに対応する。然し多重アレーを用いる場合、所定のア
レー内の隣合う列が、nを並列のアレーの数として、表
示装置でn番目毎の画素に対応する。こういう形式のメ
モリが、1983年12月30日に出願された係属中の
米国特許出願通し番号第567,140号、エレクトロ
ニック・デザイン誌,第31巻第15号(1983年)
所載のノバク及びピンカムの論文「インサイド・グラフ
ィック・システムズ、フロム・トップ・トゥ・ボト
ム」、同誌第31巻第16号(1983年)所載のウイ
リアムソン及びリッケルトの論文「デディケイテット・
プロセッサ・シュリンクス・グラフィック・システムズ
・トゥ・スリー・チップス」、及び同誌第31巻第17
号(1983年)所載のピンカム、ノバク及びグッター
クの論文「ビデオRAMエクセルズ・アット・ファース
ト・グラフィックス」に詳しく記載されている。
【0012】メモリ・アレー10乃至16は、破線で示
した1個の半導体チップ上に全て入っている。アドレス
A0−A7をアドレス・バッファ18で受取り、このバ
ッファの出力が行アドレス・ラッチ20及び列アドレス
・ラッチ22に入力される。行アドレス・ラッチ20が
行アドレス・ストローブ信号反転RASによって制御さ
れ、列アドレス・ラッチ22が列アドレス・ストローブ
信号反転CASによって制御される。行アドレス・ラッ
チ20が行アドレス・バス24に出力し、列アドレス・
ラッチ22の出力が列アドレス・バス26に出力され
る。各々のメモリ・アレー10乃至16には、行アドレ
ス・バス24からラッチされた行アドレスを受取る行デ
コーダ28と、列アドレス・バス26からラッチされた
列アドレスを受取る列デコーダ30が付設されている。
行及び列デコーダを別々に示してあるが、各々のアレー
10乃至16が共通の行デコーダ及び共通の列デコーダ
を共有しており、これは後で説明する。
【0013】各々のメモリ・アレー10乃至16にはI
/Oデータ線で構成されたデータ入力/出力(I/O)
回路32が付設されている。アレー10に付設されたI
/Oデータ線が" I/O0 ”で表わされ、アレー12に
付設されたI/O線が" I/O1 ”で表わされ、アレー
14に付設されたI/O線が" I/O2 ”で表わされ、
アレー16に付設されたI/O線が" I/O3 ”によっ
て表わされる。更に、直列シフト・レジスタ34がアレ
ー10に付設され、直列シフト・レジスタ36がアレー
12に付設され、直列シフト・レジスタ38がアレー1
4に付設され、直列シフト・レジスタ40がアレー16
に付設される。
【0014】各々のシフト・レジスタ34乃至40には
夫々タップ・ラッチ42,44,46,48が付設され
ている。タップ・ラッチ42,48は、それから出力す
る為に、関連したシフト・レジスタ34乃至40のシフ
ト・ビットを選択する様に夫々作用し得る。タップ・ラ
ッチ42乃至48がタップ・ラッチ・バス50にインタ
ーフェイス接続される。タップ・ラッチ・バス50がタ
ップ・ラッチ・デコード回路52の出力に接続されてい
る。タップ・ラッチ・デコード回路52がアドレス・バ
ス26からラッチされた列アドレスを受取ってデコード
する。好ましい実施例では、タップ・ラッチ・デコード
回路52及び列デコーダ30は共有の機能であり、1つ
のデコード回路しか必要としない。後で説明するが、デ
コードされた出力をタップ・ラッチ・バス50に載せる
か、列・デコード・バス26に載せるかを決定する制御
回路を設ける。
【0015】各々のシフト・レジスタ34乃至40が直
列に配置された複数個のシフト・ビットで構成され、そ
の中の各々のシフト・ビットが関連するアレーの別々の
列に付設されている。各々のアレー10乃至16の個別
の列と関連するシフト・レジスタ34乃至40の間のイ
ンターフェイス接続の為に転送ゲート54が設けられて
いる。このデータ転送は夫々のメモリ・アレーにある各
々のセンスアンプの出力から、夫々のシフト・レジスタ
のシフト・ビットに装入する場合であってもよいし、或
いはシフト・レジスタから関連するアレーにデータを転
送するものであってもよい。転送ゲート54はアドレス
された行にある全てのデータをシフト・レジスタに転送
して、それから直列出力することが出来る様にするが、
これは後で更に説明する。転送ゲート及び直列シフト・
レジスタの動作が米国特許第4,330,852号に詳
しく記載されている。
【0016】タップ・ラッチ42の出力がシフト・レジ
スタ34の直列出力を構成し、この出力が単極双投スイ
ッチ56の一方の入力に入力される。このスイッチはタ
ップ・ラッチ42の出力をシフト・レジスタ34の直列
入力とシフト・レジスタ36の直列入力の間で切換える
ことが出来る様にする。同様に、シフト・レジスタ38
の選ばれた出力であるタップ・ラッチ46の出力が単極
双投スイッチ58に入力され、このスイッチがシフト・
レジスタ38の直列入力とアレー16に付設されたシフ
ト・レジスタ40の直列入力との間で選択する。シフト
・レジスタ36の出力を選択するタップ・ラッチ44
が、単極双投スイッチ60を介してシフト・レジスタ3
6の直列入力にフィードバックされ、タップ・ラッチ4
8の出力も単極双投スイッチ62を介してシフト・レジ
スタ40の直列入力にフィードバックされる。各々のス
イッチ56乃至62は金属マスクによってプログラム可
能な特徴であり、これは半導体メモリの製造時に選択さ
れる。図面ではスイッチとして示してあるが、これらは
実際には、装置を製造する前に、マスクで接続され又は
切離される一連の線である。
【0017】スイッチ56乃至62によって2つの動作
モードが得られる。第1のモードでは、タップ・ラッチ
42の出力が関連するシフト・レジスタ34の直列入力
に接続され、タップ・ラッチ46の出力が関連するシフ
ト・レジスタ38の直列入力に接続される様に、スイッ
チ56,58が接続される。同様に、スイッチ60,6
2が閉じると、タップ・ラッチ44,48の出力が夫々
シフト・レジスタ36,40の直列に接続される。こう
して各々のシフト・レジスタ34乃至38が「循環形」
シフト・レジスタとして構成される。
【0018】第2の動作モードでは、スイッチ56がシ
フト・レジスタ34のタップ出力をシフト・レジスタ3
6の直列入力に接続する様に構成され、スイッチ58が
シフト・レジスタ38のタップ出力をシフト・レジスタ
40の直列入力に接続する様に構成される。スイッチ6
0,62は開放位置をとり、シフト・レジスタ36,4
0におけるデータの循環を禁止する。この第2の動作モ
ードは実質的にシフト・レジスタ34と36、及びシフ
ト・レジスタ38と40をカスケード接続する。
【0019】2つのモードでシフト・レジスタとインタ
ーフェイス接続する為、信号ピン“ S1 ”がタップ・
ラッチ44の出力に接続され、信号ピン" S0 ”がシフ
ト・レジスタ34の直列入力とインターフェイス接続さ
れ、信号ピン" S2 ”がシフト・レジスタ38の直列入
力とインターフェイス接続され、信号ピン" S3 ”がタ
ップ・ラッチ48の出力とインターフェイス接続され
る。第1の動作モードでは、ピンS1 がシフト・レジス
タ36の直列入力及び出力の両方と多重化され、ピンS
0 がシフト・レジスタ34の直列入力及び出力と多重化
され、ピンS2 がシフト・レジスタ38の直列入力及び
出力と多重化され、ピンS3 がシフト・レジスタ40直
列入力及び出力と多重化される。関連するシフト・レジ
スタに対して選択的にデータを入力し又はそれから出力
データを受取る為に、直列出力付能信号反転SOEに応
答して、ピンS0 乃至S3 から関連したシフト・レジス
タにデータを入力し又は出力することが出来る様に、バ
ッファが設けられている。この様な多重化機能は後で図
5について説明する。
【0020】第2の動作モードでは、ピンS1 がタップ
・ラッチ44の出力に接続され、ピンS0 がシフト・レ
ジスタ34の入力に接続され、シフト・レジスタ34及
び36がカスケード接続される。ピンS2 がシフト・レ
ジスタ38の入力に接続され、ピンS3 がタップ・ラッ
チ48の出力に接続され、シフト・レジスタ38及び4
0がカスケード接続される。このモードでは、データを
シフト・レジスタ34に直列に入力して、シフト・レジ
スタ36のタップ出力から取出すことが出来る。同様
に、データをシフト・レジスタ38に直列に入力して、
シフト・レジスタ40のタップ出力から取出すことが出
来る。スイッチ56乃至62は、メモリ・アレー10乃
至16に付設された各々のシフト・レジスタを1本の多
重化入力/又は出力で選択的にアクセスするか、或いは
その代りに、2つのアレーに付設されたシフト・レジス
タを、各々のカスケード接続された対に対する専用入力
及び専用出力とカスケード接続するかの選択が得られる
様にする。こうして、集積回路パッケージに4つのピン
しか必要としない。この各々の形式並びにその使い方は
後で更に詳しく説明する。
【0021】前に述べた様に、各々のメモリ・アレー1
0乃至16が共通の行デコーダ及び共通の列デコーダを
共有する。行アドレス及び関連する信号反転RASが各
々のアレー10乃至16にあるアドレスされる行を作動
し、列アドレス及び関連する信号反転CASが各々のア
レー10乃至16のアドレスされる列を作動する。この
時、ビット線と、データI/O回路32又はシフト・レ
ジスタ34乃至40の何れかとの間でデータ転送を行な
うことができる。共通の列及び行デコーダを共有にした
ことにより、ランダム読取又はランダム書込み機能は、
全てのアレー10乃至16に対して同時にデータの読取
又は書込みを行なうことを必要とする。1つ又は更に多
くのアレー10乃至16に対して選択的にデータを書込
む為には、別個の列デコード回路及び関連した周辺制御
回路を必要とする。これは所定のチップ上の回路の密度
を著しく増大させる。この発明では、選択されなかった
アレーの同じ場所にあるデータを乱さずに、4つのアレ
ー10乃至16の内の選ばれた1つのメモリの所望の場
所に別個に書込む為に、2つの方法を用いる。第1の方
法は「書込みマスク」の特徴と呼び、これは選択されな
かったアレーに対する書込みを禁止する。第2の方法は
「別々反転CAS」と呼び、書込むアレーを選択する為
に、別々の別アドレス・ストローブ反転CAS0 、反転
CAS1 、反転CAS2 、反転CAS3 を利用する。後
で説明するが、この両方の特徴が半導体チップに取入れ
てあるが、金属マスクを変えることにより、製造時に1
つだけが働く様にする。
【0022】任意のアレー10乃至16又はその任意の
組合せにあるデータを選択的に変更する為、I/Oバッ
ファ66とI/O線I/O0 乃至I/O3 の間にインタ
ーフェイス接続される付能回路64を設ける。付能回路
64が調停器68からの出力によって制御される。調停
器68は書込みマスクの特徴又は別々の反転CASの特
徴のどちらを使うかを判定する。付能回路64がアレー
10乃至16に関連した何れかのI/O出力を不作動に
する様に制御された場合、関連するビット線にあるデー
タを「書替える」ことは出来ない。付能されたI/O線
だけが関連するビット線を作動することが出来、関連す
るメモリ素子にデータを書込むことが出来る。
【0023】書込みマスク・モードでは、4つのデータ
・ピンD0 乃至D3 を多重化して、これによって付能信
号W0 ,W1 ,W2 ,W3 をそれと多重化することが出
来る様にする。信号W0 乃至W3 はメモリ・アレー10
乃至16の内のどれに関連するI/Oポートを付能する
かを決定する。後で詳しく説明するが、書込みマスクの
特徴の欠点は、各々の信号反転RASに対して、信号W
0 乃至W3 の一組の値しかラッチすることが出来ないこ
とである。その後、選ばれたアレー内の場所だけに書込
むことが出来る。これはページ・モードで動作する時に
問題になる。
【0024】金属マスクを変更して別々反転CASの特
徴を選択した時、調停器68が4つの信号反転CASを
識別する。このモードでは、行が信号反転RASによっ
て選択され、その後反転CAS信号の内の所望の1つ反
転CAS0 乃至反転CAS3 がそれに対して入力され
る。従って、所定の行アクセスに対し、列アドレス及び
アレー10乃至16内の任意の1つの列を選択すること
が出来る。ページ・モードで動作するには、1回の行ア
クセスしか必要とせず、所定の行アクセスの間、信号反
転CASを制御して、任意の1つのアレー10乃至16
又はその任意の組合せの列を選択することが出来る。チ
ップにはクロック及び制御発生器69も設けられてい
て、転送ゲート及びシフト・レジスタ34乃至40を作
動するのに必要となる様な種々のクロック信号及び制御
信号を発生する。クロック及び制御発生器69に対する
2つの信号入力が、シフト・レジスタ・クロックに対す
る信号SCLKと、転送出力付能信号に対する信号反転
TR/反転QEである。
【0025】図2には、図1のメモリに対する書込みサ
イクルの時間線図が示されており、書込みマスクの特徴
を例示している。普通のRAMでは、反転RASが低に
なる時、行アドレス・ラッチ22の行アドレスがラッチ
される。予定の持続時間の後、列アドレスがアドレス・
バッファ18に入れられ、反転CASが低になって、列
アドレスを列アドレス・ラッチ22にラッチする。書込
みモードでは、行アドレスがラッチされた後、書込み/
付能信号反転WEが低レベルに変えられる。書込みマス
クの特徴では、反転RASが低になる前に、信号反転W
M/反転WEが低になる。これによって調停器68がデ
ータ入力にあって、信号W0 乃至W3 を表わす任意のデ
ータをラッチすることが出来る。RASの毎回の変化
で、マスクされたデータが1回だけラッチされるから、
各々の行アドレスに対し、一組のマスクされたデータだ
けをラッチすることが出来る。前に述べた様に、所定の
行アドレスの間、異なるアレーを選択することが出来な
いので、これはページ・モードで動作する時は欠点であ
る。
【0026】カスケード接続したシフト・レジスタ 図3には、4つのメモリ70,72,74,76で構成
されたアレーが示されている。各々のメモリ70乃至7
6は、その中に4つのビット・メモリ・アレーが入って
いる点で、図1のメモリと同様である。メモリ70乃至
76はカスケード接続したシフト・レジスタを用いて第
2の動作モードで動作する。従って、カスケード接続し
た各対のシフト・レジスタは、このカスケード接続した
対に対する直列入力としての専用ピンと、このカスケー
ド接続した対の直列出力に対する専用ピンとを持ってお
り、カスケード接続した対とインターフェイス接続する
為に、集積回路パッケージには4つのピンを必要とす
る。例として、メモリ70にあるカスケード接続された
2対がメモリ72にあるカスケード接続された2対とカ
スケード接続されている。メモリ74にあるカスケード
接続された2対が互いにカスケード接続され、メモリ7
6にあるカスケード接続された2対が互いにカスケード
接続されている。この形式に関係なく、電気的な形は同
じであり、相互接続の物理的な配置だけが変わってい
る。
【0027】マイクロプロセッサ(図面に示してない)
からバス80を介して信号を受取って、メモリ70乃至
76内にある各々のメモリ・アレーの別々反転CAS機
能又は書込みマスクの特徴の何れかを制御するデータ更
新回路78が設けられている。これらの出力を反転CA
Sa /Wa 乃至反転CASp /Wp と記してある。これ
らの信号がメモリ70乃至76内の別々のメモリ・アレ
ーに関連していて、画素データを更新する為に、ランダ
ム・モードでこれらのアレーに選択的に書込みをする
が、詳しいことは後で説明する。
【0028】メモリ70乃至76内にある画素マッピン
グ形の各々のアレーには、アレー内の相対位置を示す文
字が記入されている。メモリ70内のカスケード接続さ
れた1対が" D”及び" H”と記されている。このカス
ケード接続の対がメモリ72内のアレー" L”及び"
P”とカスケード接続される。メモリ70内にある他方
のアレーの対が" C”及び" G”と記されており、これ
がメモリ72内にある他方のアレーの対" K”及び"
O”とカスケード接続されている。メモリ74内のカス
ケード接続されたアレーが" B”," F”," J”及
び" N”と記されており、メモリ76内のカスケード接
続されたアレーが" A”," E”," I”及び" M”と
記されている。従って、図3のアレーは、アレーA,
B,C及びDが並列に配置され、それらの直列出力が4
ビット直列シフト・レジスタ82の4つの並列入力に接
続される。このシフト・レジスタの直列出力が表示装置
に入力する為に処理される。残りのカスケード接続され
たアレーE−H,I−L及びM−Pが並列にカスケード
接続され、カスケード接続されたアレーA乃至Dの全て
の素子が4ビット・シフト・レジスタ82に出力した
後、アレーE−Hからの全てのシフト・レジスタ・デー
タが続くと云う様になっている。これを「対称画素マッ
ピング」と呼ぶ。
【0029】図4には、図3の対称画素アレーを用いた
ビデオ表示装置の一部が示されている。対称アレーの1
行のデータをアクセスする時、最初に行アドレスを供給
し、その後列アドレスを供給する。各列のビット線に出
るデータが転送ゲート54によって各々のアレーA乃至
Pの夫々のシフト・レジスタに転送される。一旦データ
が夫々のシフト・レジスタに並列装入されると、全ての
シフト・レジスタが共通のシフト・クロックによるクロ
ック動作により、データを4ビット・シフト・レジスタ
82に同期的にシフトさせる。256ビット幅のアレー
及び対応する256ビット幅のシフト・レジスタでは、
各々の位置は特定の列に対応して" 00”乃至" 25
5”と記される。各々のアレーA乃至Pの最初のシフト
・ビット出力が列アドレス00に対応する。4ビット・
シフト・レジスタ82に装入される最初のデータは、最
初はアレーA−Dの列00に記憶されているデータであ
る。データが4ビット・シフト・レジスタ82に装入さ
れた後、シフト・クロックの4倍のデータ速度でシフト
して出て行く。従って、4ビット・シフト・レジスタ8
2から出力される最初のデータは、アレーAの列00、
行00にあるデータであり、その後アレーBの列00、
行00のデータが続く。アレーA,B,C及びDの列0
0に対応するデータが4ビットシフト・レジスタ82か
ら出力されて、最初の走査線を形成した後、次に行0
0、列01に対応するデータがシフト・レジスタ82に
装入され、2番目の走査線を形成する。レジスタA乃至
Dに関連するシフト・レジスタにある全てのデータが出
力されるまで、こういうことが続けられる。この全ての
データが出力される為には、256個のシフト・クロッ
クと、4ビット・シフト・レジスタ82の1024回の
シフトとが必要である。
【0030】この例では、表示装置は256ブロックの
長さを持っていて、これは最初の走査線では、1024
個の画素で構成される。次の走査線では、最初はアレー
E−Hに関連しているシフト・レジスタからのデータ
が、アレーA−Dに付設されたシフト・レジスタに直列
に装入される。次に、このデータが4ビット・シフト・
レジスタ82に直列に装入される。次の走査線はアレー
I−Lに関連するシフト・レジスタにある全てのデータ
に関連し、4番目の走査線は、アレーM−Pに関連する
シフト・レジスタにあるデータで構成される。これが2
56個の画素を持つアレーを形成し、各々がA−Pで表
わした画素を持っている。行アドレス00に関連する全
てのデータがシフト・レジスタから出力された後、行0
1がアクセスされ、データが関連するシフト・レジスタ
に転送され、走査線5乃至8が表示されて、画素アレー
の2番目の行を形成する。
【0031】図3の対称アレーを利用することにより、
1回のメモリ・アクセス時間で、任意の1つの画素アレ
ーで16個の隣合う画素を書替えることが出来る。画素
マッピング形の1つのメモリ・アレーしか用いない場
合、16個の画素データを変えるには、16回のメモリ
・アレーが必要になろう。対称画素アレーでは、メモリ
・アレーA−Pの1回のランダム・アクセスを行なえば
よく、データ更新回路78を作動して、その行及び列ア
ドレスで所望のパターンに書替えるべきアレーを選択す
る。
【0032】例えば、図4に参照符号84で示すパター
ンを表示装置に描き出す場合、普通の装置では、パター
ン84を構成する各々の行をアクセスし、列アドレスを
変えて、適当な画素メモリ位置を変更する。これはメモ
リにページ動作モードを必要とする。その後、行アドレ
スを変え、今述べた工程を繰返す。パターン84は、行
00、列00にある画素アレーの画素H,L,Pと列0
1、行00にある画素アレーの画素E,F,J,Nと、
列00、行01にある画素アレーの画素D,H,Lと、
列01、行01にある画素アレーの画素B,F,I,J
とで構成されている。普通の装置であれば、6回の行ア
クセスが必要であり、各々の行アクセスは、パターン8
4を形成する様に、全ての画素データを書換える為に、
2回の列アクセスを必要とする。然し、図3の対称画素
マッピング形のアレーでは、パターン84を形成するの
に4回のアクセスしか必要としない。この装置は最初
に、全てのメモリ・アレーA−Pの行00、列00にあ
るメモリ・セルをアクセスし、書込みの為にメモリ・ア
レーH,L,Pだけを付能する。図3のメモリ70乃至
76に対して書込みマスクの特徴が選択されている場
合、行00、列01に対する付能された画素アレーを変
える前に、新しい行アクセスが必要になる。然し、別々
反転CASの特徴を選択した場合、ページ・モードを利
用し、行00、列01の画素情報を更新する為に、1回
の行アクセスしか行なわない。
【0033】4つの画素マッピング形アレーを収容した
半導体チップの内部のカスケード接続したシフト・レジ
スタを用いることにより、4×4アレーを作るのに4つ
のピンしか必要としない。この為、画素2個の幅又はそ
の任意の倍数の幅を持つ、対称アレーを持つ任意の形を
とれる。従って、図3に示す様に、4×4の対称画素ア
レーを用いることが出来るし、或いは16×16の画素
アレーさえ用いることが出来る。
【0034】多重タップ出力を持つ円形シフト・レジス
図5には、256ビット・シフト・レジスタ86と関連
する256ビット・タップ・ラッチ88及び関連する2
56素子転送ゲート90のブロック図が示されている。
シフト・レジスタ86はシフト・レジスタ34乃至40
と同様であり、タップ・ラッチ88はタップ・ラッチ4
2乃至48と同様であり、転送ゲート90は図1の転送
ゲート54と同様である。転送ゲートが入力にビット線
B/L00−B/L255を受取り、その出力がシフト
・レジスタ86の" 00”乃至" 255”と記した個別
のシフト・ビットに接続される。直列入力がシフト・ビ
ット255に入力され、直列出力がシフト・ビット00
から出力される。タップ・ラッチ88は任意の1つのシ
フト・ビット00乃至255で直列出力をタップ式に取
出す様に作用し得る。
【0035】シフト・ビット00からのシフト出力が3
状態バッファ92に入力され、その出力が単極双投スイ
ッチ94に接続される。スイッチ94はスイッチ60,
62と同様である。前に述べた様に、シフト・レジスタ
が単極双投スイッチ56,58を持つシフト・レジスタ
34,38と同様に構成されていれば、スイッチ94を
使わなくてもよい。スイッチ94の出力がシフト・ビッ
ト255の直列入力に接続される。タップ・ラッチの出
力が3状態バッファ96に入力され、その出力がピンS
1 −S3 の内の1つに接続される。これらのピンはSi
と呼び、ここで" i”は" 1”から" 3”までである。
ピンSi が3状態バッファ98にも入力され、その出力
がシフト・ビット255の直列入力に接続される。この
入力はSINと記してあり、タップ・ラッチの出力をS
OUTと記してある。3状態バッファ92,96,98
が信号反転SOEによって制御される。信号反転SOE
が高である時、バッファ92,96が不作動であり、バ
ッファ98が付能される。これによってピンSi が直列
入力ピンとして作用することが出来る。反転SOEが低
である時、バッファ98が不作動になり、バッファ9
2,96が付能される。これによってシフト・レジスタ
86が循環形シフト・レジスタとして構成され、シフト
・ビット00の出力がシフト・ビット255に入力さ
れ、タップ・ラッチの出力がピンSi に接続される。こ
の形式では、ピンSi が直列出力ピンの1つとして作用
する。前に述べた様に、スイッチ94が開くのは、1個
の半導体チップにある2つのシフト・レジスタがカスケ
ード接続されるマスクの特徴を選択した時だけである。
【0036】好ましい実施例では、タップ・ラッチ88
の出力からではなく、直列出力がシフト・ビット00か
らシフト・ビット255に常にフィードバックされるこ
とに注意されたい。然し、タップ点からフィードバック
してもよい。シフト・ビット00からフィードバックす
る時、タップ・ラッチを作動して、シフト・レジスタ8
6内の任意の1つのシフト・ビットから出力を選択して
も、データが循環する順序に影響はない。例えば、シフ
ト・ビット64を出力シフト・ビットとして選択して、
出力に現れる最初のビットが最初はシフト・ビット64
に記憶されていたデータであり、その後は最初は残りの
シフト・ビット65−255に記憶されていたデータが
続く様にしてもよい。然し、シフト・クロックが引続い
てデータをシフトさせるのにつれて、シフト・ビット2
55に記憶されているデータの後に、最初はシフト・ビ
ット00に記憶されていたデータが続く。こうして、タ
ップ位置に関係なく、シフト・レジスタ86に記憶され
ていた最初のデータ順序を保つことが出来る。
【0037】カウンタ(図面に示してない)がシフト・
クロックの数を計数して、カウント出力を発生する。メ
モリを制御する外部マイクロプロセッサが、シフト・レ
ジスタ86にデータ転送をする時、カウンタにリセット
を出し、その後カウントを監視する。マイクロプロセッ
サはその後、予定のシフト回数だけ遅延して、予定のカ
ウントで、データをメモリに転送することが出来る。例
えば、メモリの所定の行にある全てのデータを1つの画
素だけシフトさせることが望ましい場合、初期位置から
シフト・クロックの255カウントだけを計数し、その
後データをビット線に転送しさえすればよい。これによ
って実効的にデータが1つだけシフトさせられる。
【0038】次に図6a及びbについて説明すると、表
示装置の3つの別々のフレームに対する表示装置の選ば
れた走査線が示されている。フレームは表示装置の全て
の走査線を走査するのに要する時間と定義する。フレー
ムをフレーム1,フレーム2及びフレーム3と呼び、図
示の走査線は走査線" N”と呼ぶ。図示例では表示装置
の各々の走査線に256個の画素があり、256ビット
幅のメモリに付設されたシフト・レジスタが用いられて
いる。シフト・レジスタにデータを転送した後、そのタ
イミングは、256回のシフトを行なってシフト・レジ
スタに入っている全てのデータを、所定の走査線に対し
て、表示装置に出力する様になっている。フレーム1で
は、最初の画素がシフト・ビット00に対応し、これは
列00に記憶されているデータにも対応する。走査線の
終りで外にシフトする最後のデータ・ビットはシフト・
ビット255に対応し、これは列255に対応する。デ
ータを1つだけシフトさせる為、カウンタ(図に示して
ない)がシフト・クロック・サイクルの数を計数し、そ
の走査線の予定のシフト・カウントに対応する行アドレ
スでシフト・レジスタからメモリへの転送を行なう。図
6aに示す例では、255個のシフト・クロックの後に
シフト・レジスタからメモリへのデータ転送を行なう必
要がある。このカウントでは、最初はシフト・ビット0
0にあったデータが現在ではシフト・ビット01にあ
る。255のカウントで転送すると、データが右に1つ
の画素位置だけシフトし、データが次に高い列アドレス
にシフトしたことに対応する。従って、次のフレーム
で、メモリからシフト・レジスタへのデータ転送によ
り、このシフトしたデータが出力される。シフト・レジ
スタからメモリへの転送が255のカウント毎に行なわ
れる場合、ことごとくの走査で、データは右に1つの画
素だけシフトした様に見える。従って、同じ走査線の走
査3では、画素はフレーム1に比べて右に2つの画素だ
けシフトしている。
【0039】1位置だけ左へシフトするには、1のシフ
ト・カウントの後、シフト・レジスタからメモリへのデ
ータ転送が行なわれる。この結果、最初はシフト・ビッ
ト00にあったデータがシフト・ビット255に来て、
最初はシフト・ビット01にあったデータがシフト・ビ
ット00に来る様になり、この結果表示装置の各々の走
査で、1ビットだけ左にシフトする。これが図6bに示
されている。図7aには、図6a及び図6bのフレーム
と同様な走査線Nの逐次的な3フレームが示されてい
る。然し、この例では、表示装置の各々の走査線にある
画素の数が192の倍数であり、これに対してシフト・
レジスタ及びメモリは256ビット幅である。タップ・
ラッチ88のタップはシフト・ビット64からビットを
取出す様に定められていて、走査線の最初のビットはシ
フト・ビット64にあるデータであり、最後の画素はシ
フト・ビット255にあるデータに対応する様にする。
データを1だけ右にシフトするのに必要な変更は、タッ
プをシフト・ビット64からシフト・ビット63に変え
ることだけである。これがフレーム2に明らかである。
この時、最初の画素はシフト・ビット63にあるデータ
に対応し、最後のデータ・ビットはシフト・ビット25
4にあるデータに対応する。次のフレーム、即ちフレー
ム3では、タップを再び下向きにインクレメントし、シ
フト・ビット62に来る様にする。タップを移すことに
より、表示装置を「パン」することが出来る。然し、表
示装置をパンすることが出来るのも、タップがシフト・
ビット00に来るまでであり、この時表示装置はシフト
・ビット00及びシフト・ビット191の間のデータに
対応する。
【0040】直列シフト・レジスタ86にあるよりも少
ない画素を持つ表示装置を用いて、絶えず変化する背景
を表示するには、この循環形シフト・レジスタをタップ
・ラッチ88と共に用いることが出来る。これが図7b
に示されており、この時タップが最初のフレーム、即ち
フレーム1ではシフト・ビット64に定められ、その後
に続く次の2つのフレームでは、夫々シフト・ビット6
5及びシフト・ビット66にインクレメントされる。シ
フト・レジスタが循環形シフト・レジスタであるから、
シフト・ビット65から192回のシフトにより、シフ
ト・ビット00に記憶されていたデータが出力される。
同様に、フレーム3では、シフト・レジスタ86のタッ
プをシフト・ビット66に設けることにより、シフト・
ビット00及びシフト・ビット01に記憶されているデ
ータが、シフト後の走査線の最後の2つの画素に対応す
る。
【0041】シフト・レジスタとタップ・ラッチ 図8には図5のシフト・レジスタ86にある1個のシフ
ト・ビットの回路図が示されている。直列入力を" I
N”と呼び直列出力を" OUT”と呼ぶ。直列入力がP
−チャンネルFET104及びN−チャンネルFET1
06のゲートに接続される。トランジスタ106のソー
スがVSSに接続され、ドレインがN−チャンネル・トラ
ンジスタ108のソースに接続される。トランジスタ1
04のソースがVDDに接続され、そのドレインがP−チ
ャンネル・トランジスタ110のドレインに接続され
る。トランジスタ110のドレイン及びトランジスタ1
08のドレインが節112に接続され、トランジスタ1
10のゲートがSR1に接続され、トランジスタ108
のゲートがSR2に接続される。前に述べた様に、SR
1及びSR2はシフト・クロックの反転形及び非反転形
である。トランジスタ104乃至110がシフト・ビッ
トの第1段を構成する。第2段はP−チャンネル・トラ
ンジスタ114,116とN−チャンネル・トランジス
タ118,120とで構成される。トランジスタ11
4,120がトランジスタ104,106と同様に構成
され、トランジスタ116,118がトランジスタ11
0,118と夫々同様に構成される。トランジスタ11
4,120のゲートが節112に接続され、トランジス
タ116のドレイン及びトランジスタ118のドレイン
が直列出力に接続される。キャパシタ122が節112
及びVSSの間に接続され、キャパシタ124が直列出力
とVSSの間に接続される。キャパシタ122,124は
記憶静電容量を表わす。
【0042】動作について説明すると、データがシフト
・ビットの出力にあるキャパシタ124に入力され、こ
れがトランジスタ104,106のゲート2に接続され
る。このデータは、SR1が低でSR2が高である時、
クロック動作によって節112に送られる。データが論
理低レベルである場合、トランジスタ104が導電し、
データが論理高レベルである場合、トランジスタ106
が導電する。SR1が高レベルに戻り、SR2が低レベ
ルに戻る時、データがキャパシタ122に記憶される。
節112から直列出力へデータを転送する為、SR1を
トランジスタ118のゲートに印加し、SR2をトラン
ジスタ116のゲートに供給する。この為、SR1が高
であることに対応してSR2が低である時、データが転
送される。これは節112へのデータ転送とは反対の形
である。
【0043】図9には直列接続された3つのシフト・ビ
ット126,128,130が示されている。各々シフ
ト・ビットで、トランジスタ104,106を反転増幅
器の記号132で示し、トランジスタ114,120を
反転増幅器の記号134で示してある。転送サイクルで
は、ビット線が各々のシフト・ビットの直列出力に接続
され、SR1が低で、SR2が高である。これによって
実効的にビット線のデータが次に続くシフト・ビットに
対する増幅器134の入力に接続される。その後ビット
線(図面に示してない)を切離し、信号がキャパシタ1
24に記憶される。シフト・クロックが状態を変える
時、夫々のシフト・ビットの出力にある信号が次のシフ
ト・ビットの出力に転送される。
【0044】図10には、256ビット・シフト・レジ
スタにあるシフト・ビット255,254及び253の
回路図が示されている。直列入力がシフト・ビット25
5に入力される。各々のシフト・ビットの出力がナンド
・ゲート133に入力され、このゲートの他方の入力
が、タップ・ラッチ・デコード回路52の出力に対応す
るタップ・ラッチ信号に接続される。各々のナンド・ゲ
ート133の出力が通過トランジスタ135のドレイン
に接続され、このトランジスタのソースが線136に接
続される。各々のシフト・ビットに関連する各々のトラ
ンジスタ135のゲートがタップ・ラッチ信号に接続さ
れる。例えば、シフト・ビット255に関連するタップ
・ラッチ信号がTP255であり、シフト・ビット25
4に関連するタップ・ラッチ信号がTP254であり、
シフト・ビット253に関連するタップ・ラッチ信号が
TP253である。
【0045】ナンド・ゲート133は何れもN−チャン
ネル・トランジスタ138を持ち、そのソースがVSS
接続され、そのドレインがN−チャンネル・トランジス
タ140のソースに接続され、且つそのゲートがタップ
・ラッチ信号に接続される。トランジスタ140のドレ
インがP−チャンネル・トランジスタ142のドレイン
に接続され、そのゲートが夫々のシフト・レジスタの出
力に接続される。トランジスタ142のソースがVDD
接続され、そのゲートが関連するシフト・レジスタの出
力に接続される。タップ・ラッチ信号が存在する時、ト
ランジスタ138がVSSに通ずる低抵抗通路を作り、ト
ランジスタ140のドレインに出る出力はシフト・レジ
スタの出力の関数である。真のナンド関数ではないが、
トランジスタ138がターンオフになると、関連する通
過トランジスタ135もターンオフになる。この形式に
よって得られるナンド関数は、選択されていないタップ
の消費電力を少なくする。
【0046】ラッチ信号TP255−TP00を発生す
る為のラッチ回路が、交差結合したインバータ144,
146で構成される。各々のインバータの出力が他方の
入力に接続され、論理状態を記憶する様になっている。
インバータ144の入力及びインバータ146の出力が
節148に接続される。節148がN−チャンネル・ト
ランジスタ150及びP−チャンネル・トランジスタ1
52のドレインに接続され、これらのトランジスタのソ
ースが、列アドレス255に対応するデコード線Y25
5に接続される。節148が直列抵抗154を介して通
過トランジスタ134のゲートに接続される。トランジ
スタ150のゲートがラッチ信号LCHに接続され、ト
ランジスタ152のゲートが反転ラッチ信号反転LCH
に接続される。動作について説明すると、信号LCH及
びデコード信号が存在することにより、論理高信号が交
差結合のインバータ144,146にラッチされ、こう
してラッチ信号TP255をその中に記憶する。
【0047】シフト・ビット254は関連した1対の交
差結合のインバータ156,158を持ち、シフト・ビ
ット253は関連した1対の交差結合したインバータ1
60,162を持っている。デコード信号Y254が並
列の1対のN−及びP−チャンネル・トランジスタ16
4,166に入力され、デコード信号Y253が1対の
N−及びP−チャンネル・トランジスタ168,170
を介して、交差結合した1対のインバータ160,16
2に入力される。シフト・ビット254,253に対し
て、夫々直列抵抗172,174が設けられている。
【0048】この発明の重要な一面として、タップ点が
列アドレス・デコーダによってデコードされたアドレス
によって決定される。従って、列をアドレスすると共
に、直列アクセス・シフト・レジスタの直列出力を構成
する特定のタップ点をアドレスする両方の為に、1つの
デコーダしか必要としない。これは、シフト・レジスタ
のタップに対するデコード機能を持たす為に必要な回路
の大きさを著しく小さくする。従来の装置は、どのタッ
プを選択するかを決定する為に別個のデコーダを用いて
いた。更に、レジスタにある各々のシフト・ビットを選
択することが出来、こうして種々の用途に対して一層大
きな融通性が得られる。
【0049】物理的な配置 図11には、メモリ・アレー10と関連する転送ゲート
54、シフト・レジスタ34、タップ・ラッチ42及び
列デコーダ30のチップにおける相互接続と大体の物理
的な配置とを示す簡略ブロック図が示されている。例と
して、列00及び列01だけがそれに関連する出力回路
と共に示されている。列00が列アドレス00に対する
反転及び非反転ビット線を出力し、B/L00がN−チ
ャンネル・トランジスタ176のドレインに接続され、
反転B/L00がN−チャンネル・トランジスタ178
のドレインに接続される。トランジスタ176のソース
がI/O1 と記したI/O線に接続され、トランジスタ
178のソースが反転I/O1 と記した反転I/O線に
接続される。トランジスタ176,178のゲートが共
に列デコード線00に接続され、列アドレス00が選択
された時にそれを作動する。同様に、N−チャンネル・
トランジスタ180がビット線B/L01及びI/O線
の間に接続され、N−チャンネル・トランジスタ182
が反転B/L01及びI/O1 線の間に接続される。ト
ランジスタ180,182のゲートが列デコード線01
に接続される。
【0050】転送ゲート54が通過トランジスタ184
を持ち、そのドレインが非反転ビット線に接続され且つ
そのソースが夫々のシフト・ビットの入力に接続され
る。転送ゲート回路54にある全てのトランジスタ18
4のゲートが転送制御線SCTに接続される。タップ・
ラッチ42が各々のシフト・ビットに対するラッチとな
り、これは関連した列デコード線によって制御される。
例えば列デコード線00がタップ・ラッチTL00の制
御入力に接続される。タップ・ラッチTL00の出力が
通過トランジスタ(186)のゲートに入力される。こ
の通過トランジスタのドレインがシフト・ビット00の
出力に接続され、そのソースが線SOUTに接続され
る。同様な通過トランジスタ188がシフト・ビット0
1の出力と端子SOUTの間に接続され、そのゲートが
タップ・ラッチTL01に接続される。
【0051】図12には、図1のメモリの物理的な配置
の好ましい実施例が示されており、各々のメモリ・アレ
ー10乃至16が256行を持ち、関連する各々のシフ
ト・レジスタ30乃至40が256個のシフト・ビット
を持っている。これまでの図面と同じ部分には同じ参照
数字を用いている。メモリ・アレー10乃至12がアレ
ー190及び192に組合わされている。アレー190
が列00乃至列127を持ち、アレー192が列128
乃至列255を持っている。各々のアレー190乃至1
96は、I/O線I/O0 乃至I/O3 の内の2つに対
応するメモリ・セルの半分の列を持っている。同じアド
レスを持つ列が互いに隣接する様に、列は織込みになっ
ている。例えばアレー10の列00がアレー190内の
最初の物理的な列であり、アレー12の列00がアレー
190内の2番目の物理的な列である。I/O線が、ア
レー10に対しては添字" 0”で示され、アレー12で
は" 1”で示されており、何れも適当な列アドレスに関
係している。半導体チップの反対側にアレー194及び
アレー196が設けられていて、メモリ・アレー14及
び16にある素子の列で構成される。アレー194が列
0乃至列127を持ち、アレー196が列128乃至2
55を持っている。図面には示してないが、アレー19
0及び192とアレー194及び196とは、行デコー
ダによって隔てられている。
【0052】アレー10及び12に関連するシフト・レ
ジスタ34及び36がアレー190及び192に隣合っ
て配置されており、夫々の列に関連するシフト・ビット
が接続されている。図面を見易くする為に、転送ゲート
回路54は示してない。シフト・レジスタ38,40が
アレー194,196に隣合わせて配置され、そのシフ
ト・ビットが夫々の列の出力に接続されている。シフト
・レジスタ34乃至40が両半分に分割され、片半分が
シフト・ビット00乃至127に対してアレー190及
び194に関連し、残り半分がシフト・ビット128乃
至255に対してアレー192及び196と関連を有す
る。
【0053】タップ・ラッチ42及び44が組合されて
1つのタップ・ラッチ198となり、これが列デコーダ
30とシフト・レジスタ34,36の間に配置されてい
る。タップ・ラッチ46,48が組合されて1つのタッ
プ・ラッチ200となり、これが列デコーダ30とシフ
ト・レジスタ38,40の間に配置されている。ランダ
ムアクセスI/O回路及び転送ゲートが、第11図に示
す様に、シフト・レジスタと夫々のアレー190乃至1
96の間に配置されている。
【0054】図13にはメモリから関連する直列シフト
・レジスタにデータを転送する為の時間線図が示されて
いる。この転送を行なうには、反転RASが低レベルに
変化する時、信号反転TR/反転QEが低レベルである
ことが必要である。信号反転Wが高になって、データを
メモリからシフト・レジスタに転送する為の読取転送動
作を表示し、この後反転RASが低になって、適当な行
アドレスを選択する。予定の持続時間の後、ビット線が
分離され、データが各列の関連するセンスアンプの出力
に記憶される。この後信号反転TR/反転QEが高にな
り、こうして転送ゲート54対する信号SCTを発生
し、各列のビット線をシフト・レジスタにある関連する
シフト・ビットと接続する。反転TR/反転QEの立上
りが臨時の矢印202で示す様に、次のシフト・クロッ
ク信号SCLKの立上りが発生するまでの最低限の時間
をも決定する。好ましい実施例では、これは約10ns
である。これによってビット線からのデータがシフト・
ビットの入力に入り、その中にデータが装入する。SC
LKの立上りで、臨時の矢印204で示す様に、データ
がシフト・ビットの出力に転送される。反転TR/反転
QEの立上りで、全ての古いデータがシフト・ビットに
記憶された状態から除かれ、新しいデータがその中に記
憶される。然し、SCLKの立上りが発生してから予定
の時間が経つまで、最初のデータ・ビットは外へシフト
しない。
【0055】図14にはシフト・レジスタからメモリに
記憶する為にデータを転送する為の時間線図が示されて
いる。このデータは直列入力に入力し、中へシフトさ
せ、その後メモリに転送してもよいし、或いはメモリ内
の1つの行からシフト・レジスタにシフトし、その後メ
モリの異なる行へ転送してもよい。シフト・レジスタと
メモリの間の転送を開始する為、反転RASよりも前に
反転TR/反転QEが低になる。信号反転Wが低であっ
て、シフト・レジスタからメモリにデータを転送する書
込み転送動作であることを示す。この後、反転RASが
低レベルになって、行アドレスを読取り、書込み転送動
作を開始すると共に、シフト・クロックを禁止する。予
定の持続時間の後、反転TR/反転QEが高になってデ
ータ転送を開始し、シフト・ビットの出力を夫々のビッ
ト線と接続する。この時シフト・ビットに存在するデー
タがビット線に転送され、内部センスアンプ(図に示し
てない)によって感知され、ラッチされて、メモリに記
憶される。転送信号の立上りが発生してから予定の持続
時間の後、シフト・クロックが再開する。シフト動作の
前に、データの転送が完全に行なわれる様に保証する
為、シフト・クロックの立上りを遅延させることが出来
る。図14に示す時間線図では、SIN及びSOUTの
両方に対し、ピンS0 乃至S3 が多重化される様にメモ
リが構成されている。従って、夫々のシフト・レジスタ
にデータを入力する為には、信号反転SOEが高信号レ
ベルになければならない。
【0056】書込みマスク/別々CAS 図15には、図1の付能回路64、I/Oバッファ6
6、及び別々反転CAS入力反転CAS0 乃至反転CA
3 と書込みマスクの特徴との間を区別する調停器68
の簡略ブロック図が示されている。I/Oバッファ66
は別々のI/Oバッファ208,210,212,21
4で構成されており、これらが入力W0 /D0 乃至W3
/D3 に接続されている。I/Oバッファ208乃至2
14はデータだけを受取り又は出力する様に作用し得
る。信号W0 乃至W3 が夫々別々の単極双投スイッチ2
16に入力されるが、その内の1つしか示してない。ス
イッチ216の出力がD形フリップフロップ218のデ
ータ入力に接続され、スイッチ216はデータ入力をア
ースと夫々の入力W0 乃至W3 との間で切換える様に作
用し得る。簡単の為、入力W0 に関連する回路だけを説
明する。フリップフロップ218のクロック入力がクロ
ック信号φR1に接続され、そのクリア入力が信号反転
φR1に接続されている。反転φR1は予定の時間だけ
遅延させた反転RASである。この遅延が非反転回路2
20によって行なわれ、反転回路222によってφR1
が発生される。フリップフロップ218のQ出力が信号
0 ′である。図面に示してないフリップフロップの残
りの出力はW1 ′,W2 ′,W3 ′である。
【0057】信号W0 ′が調停回路224に入力され
て、メモリを製造する際、書込みマスク又は別々反転C
ASの特徴のどちらを選択するか、並びに付能回路64
によってどのI/O回路208乃至214を付能するか
の両方を決定する。信号反転CAS0 乃至反転CAS3
が、4つの単極双投スイッチで構成されたスイッチ22
6の1つの入力に入力される。これらのスイッチの出力
が4つのインバータからなる回路228の別々の入力に
接続される。各々の信号反転 CAS0 乃至反転CAS3
スイッチ回路226にある1つの単極双投スイッチと関
連していて、このスイッチは出力をVSSと信号反転CA
0 乃至反転CAS3 の間で切換えるように作用し得
る。インバータ回路228にある各々のインバータの出
力を各々の信号反転CAS0 乃至反転CAS3 に対応し
て、W0 ″,W1 ″,W2 ″,W3 ″と記してある。簡
単の為、W0 ″回路に関連する回路だけを図面に示して
ある。この信号が調停回路224に入力される。
【0058】信号反転CAS0 ,反転CAS1 , 反転C
AS2 が単極双投スイッチ230,232,234に夫
々入力される。スイッチ230乃至234の出力が4入
力ナンド・ゲート236の別々の入力に入力される。信
号反転CAS3 が4入力ナンド・ゲート236の残りの
入力に入力されるスイッチ230乃至234はナンド・
ゲート236の関連する3つの入力を夫々の信号反転C
AS0 乃至反転 CAS2 又はVDDの何れかと接続する様に
作用し得る。これらのスイッチがスイッチ・バンク22
6にあるスイッチと共に、書込みマスクの特徴に関連し
ている。この書込みマスクの特徴は、半導体装置を製造
する時に決定される。装置を別々CAS信号によって制
御する場合、スイッチ230乃至234及びスイッチ・
バンク226にあるスイッチがVDDから切離され、夫々
の信号反転CAS0 乃至反転CAS3 に接続される。同
様に、信号W0 乃至W3 に関連するスイッチ216がア
ースに接続される。図15の全てのマスクによってプロ
グラム可能なスイッチの位置は別々反転CASの特徴の
場合について示してある。書込みマスク・モードで動作
する時、装置を製造する際に、全てのスイッチの反対側
の位置が選ばれる。然し、これらの装置は、金属マスク
の永久的な構成を必要とせずに、利用者が選択出来る様
にすることが出来ることを承知されたい。
【0059】ナンド・ゲート236の高出力は、信号反
転CAS0 乃至反転CAS3 の何れかが低になる時、何
時でも存在する。信号反転CAS3 にはスイッチが関連
していないから、書込みマスクの特徴が選択された時、
これがCAS入力を構成し、スイッチ230乃至234
がVDDに接続される。ナンド・ゲート236の出力が3
入力アンド・ゲート238の1つの入力に入力される。
アンド・ゲートの1つの入力が信号φR2に接続され、
残りの入力インバータ240を介して入力反転WM/反
転WEに接続される。信号φR2は、信号反転φR1を
バッファ223で遅延させることによって発生される。
アンド・ゲート238の出力が書込み信号を構成し、こ
の信号が調停回路224に入力される。信号反転CAS
0 乃至反転CAS3 の内の1つが低であり、信号反転W
M/反転WEが低であり、且つ信号φR1が発生される
時、何時でも書込み信号が発生される。
【0060】信号反転WM/反転WEが、書込みマスク
・ラッチを構成するD形フリップフロップ242のD入
力にも入力される。フリップフロップ242のクロック
入力が信号φR1に接続され、そのプリセット入力が信
号反転φR1に接続される。フリップフロップ242の
Q出力を反転WM′と記してあり、反転Q出力をWM′
と記してある。信号φR1が発生される前に、入力反転
WM/反転WEの信号が低になる時、何時でもこのデー
タがクロック動作によって出力に通され、これは書込み
マスクの特徴を選択したことに対応する。標準的な書込
み機能を実施する時には、何時でも、反転RASが低に
なり、φR1が発生された後、フリップフロップ242
のD入力の信号が低になる。この状態では、フリップフ
ロップ242の出力の状態は変らない。信号WM′がア
ンド・ゲート244の一方の入力に入力され、このゲー
トの他方の入力が、アンド・ゲート238から出力され
る書込み信号に接続される。アンド・ゲート244の出
力をENと記してあって、付能機能を表わしており、調
停回路224に入力される。フリップフロップ242か
ら出力される信号WM′も調停回路224に入力され
る。
【0061】調停回路224は単極双投スイッチ246
を持ち、これが信号W0 ′乃至w0 ″を受取り、その出
力が3入力アンド・ゲート248の1つの入力に接続さ
れている。スイッチ246はスイッチ216と同様なマ
スクによって選択し得る特徴であり、バンク226にあ
るスイッチ及びスイッチ230乃至234は製造時にプ
ログラムされる。スイッチ246はアンド・ゲート24
8に入力する為に、信号w0 ″及びW0 ′の間で選択す
る様に作用し得る。書込みマスクの特徴が選択された
時、信号W0′がスイッチ246によって選択され、別
々CASの特徴が選択された時、信号w0 ″が選択され
る。アンド・ゲート248の残りの2つの入力が書込み
信号とVDDとに接続される。アンド・ゲート248の出
力がオア・ゲート250の一方の入力に接続され、その
他方の入力がアンド・ゲート244から出力される信号
ENに接続される。
【0062】動作について説明すると、調停回路224
は、信号反転CAS0 乃至反転CAS2 の内の1つが存
在するか或いは書込みマスクの特徴が選択されたことに
応答して、オア・ゲート250から出力を発生する。書
込みマスクの特徴を用いる時、端子反転WM/反転WE
の入力の信号をD形フリップフロップ242にラッチし
て、フリップフロップ242の反転Q出力の信号WM′
として、高信号を出力しなければならない。信号反転W
M/反転WEがアンド・ゲート238にも高信号を送
る。この後でアンド・ゲート238の出力に書込み信号
が発生されると、3入力アンド・ゲート248の内の2
つの入力が高信号レベルになる。信号W0 が存在してフ
リップフロップ218にラッチされて信号W0 ′を発生
する時、アンド・ゲートの出力が高になり、こうしてオ
ア・ゲート250の出力を高レベルにする。書込みマス
クの特徴が選択されていない別々CASモードでは、何
れか1つの信号反転CASに論理低レベルが存在する
と、ナンド・ゲート236の出力が高レベルになり、こ
れによって、入力反転WM/反転WEに書込み信号が存
在し且つ反転RASが発生されたことに応答してφR1
が発生された時には、何時でもアンド・ゲート238の
出力に書込み信号が発生される。別々反転CASモード
では、スイッチ243及び245が、フリップフロップ
242の出力から切離されるので、アンド・ゲート24
4の一方の入力が低であり、信号ENを低に保ち、スイ
ッチ245に関連するアンド・ゲート248の入力は高
信号レベルに保たれる。従って、アンド・ゲート248
は書込み信号とスイッチ246によって切換えられる信
号W0 ″とによって制御される。この為、調停回路22
4は、信号W0 ′に応答して、オア・ゲート250から
出力を発生するだけである。
【0063】調停回路のオア・ゲート250の出力が3
状態バッファ252に入力される。この3状態バッファ
は付能回路64の一部分であって、線D0 に関連するI
/Oバッファ208に接続されている。3状態バッファ
252は入のデータに対してだけ用いられ、出のデータ
に対してはバッファ254が用いられる。調停回路22
4によって制御される3状態バッファ252により、入
のデータだけがバッファ作用を受ける。同様に、調停回
路256,258,260が3状態バッファ262,2
64,266を付設してあって、バッファ210,21
2,214からの夫々の入のデータを選択的に付能す
る。調停回路256乃至260は調停回路224と同様
であり、信号W1 ″−W3 ″、信号W1 ′−W3 ′又は
信号ENによって制御される。書込みマスクの特徴を利
用し得る時に信号ENが存在するが、付能されない時
は、4つのI/Oバッファ208乃至214の全部が付
能される。各々の調停回路256乃至260が、調停回
路224にあるスイッチ246と同様な、その内部のマ
スクによってプログラム可能なスイッチを持っている。
【0064】図16には、別々反転CASの特徴の時間
線図が示されている。別々反転CASの特徴を利用する
時、反転RASが低になって行アドレスを選択する。そ
の後、信号反転CAS0 乃至反転CAS3 の内の1つ又
は更に多くが低になって、列アドレス・ラッチに列アド
レスを装入する。更に、信号反転CAS0 乃至反転CA
3 が、選ばれた行の選ばれた列にデータを書込むこと
が出来る様にする為に、どのI/Oバッファが付能され
るかを決定する。選択された時、選ばれた1つのアレー
にあるその列位置にデータが書込まれ、その後反転CA
Sが高レベルに戻る。例として、最初の列アドレスが4
つの信号反転CAS0 乃至反転CAS3 の全部が時刻T
1 に低になることと関係している。時刻T2 に、信号反
転CASが高信号レベルに戻る。反転RASが低のまま
であると、別の列アドレスがアドレス線A0乃至A7に
加えられ、時刻T3 に反転CAS0 乃至反転CAS2
低レベルに変化する。この結果、アレーの2つの位置だ
けにデータを書込む為に、I/Oバッファの内の2つだ
けが付能される。時刻T4 に信号反転CAS0 及び反転
CAS2 が高レベルに戻り、その後別の列アドレスが、
反転CAS1 及び反転CAS2 が低になる時刻T5 に列
アドレス・ラッチにラッチされる。これによって、信号
反転CAS1 及び反転CAS2 に関連するアレーに対し
てだけ、データの書込みが出来る。
【0065】別々反転CASの特徴を利用することによ
り、書込みマスクの特徴と比較して、メモリはぺージ・
モードで動作させることが出来、この為、1行が選択さ
れ、その後列アドレスが変えられ、各々の列がアクセス
された後に書込みが行なわれる。これによって、共通の
列及び行デコーダを共有する1つのチップ上にある多重
アレーで画素情報の更新が出来る。図15について説明
した回路がないと、チップ上の各々のアレーに対して別
々の列デコーダが必要であり、この為、半導体回路の密
度並びに複雑性が高まる。
【0066】走査線中央の装入 メモリから直列シフト・レジスタにデータを転送する
時、シフト・レジスタにある全てのデータが、シフト・
レジスタに再装入する前に、最初に表示装置に出力され
た或いはどこかに記憶されることが重要である。通常、
シフト・レジスタは所定の走査線にある画素の数に合わ
せてマッピングされるので、これは問題にならない。例
えば、256ビットのシフト・レジスタは、nを或る整
数として、線幅が256×nである表示装置に直接的に
マッピングされる。その場合、メモリからシフト・レジ
スタへの転送は帰線時間の間に行なうことが出来、この
為全てのデータがシフト・レジスタを出て行くことを保
証すると共に、シフト・レジスタに新しいデータを装入
するのに十分な時間が得られる。
【0067】従来、シフト・クロックは、帰線時間の間
並びにメモリからシフト・レジスタへのデータ転送の
間、禁止されており、その後次の走査線が始まった時に
シフト動作を開始している。然し、或る表示装置は各々
の走査線の画素長が、シフト・レジスタの幅の倍数では
ない。例えば、画素長が960であると、960ビット
幅のメモリが必要である。夫々256ビット幅のシフト
・レジスタを付設した4つの直列アクセス・メモリの対
称アレーを用いた場合、走査線には、各々のシフト・レ
ジスタにあるシフト・ビットの内の240個だけが必要
である。各々のシフト・レジスタにある残りの16ビッ
トはそのデータを捨てるか、或いは次の走査線の最初の
64個の画素として出力される。然し、これは走査線の
中央で、メモリから関連するシフト・レジスタへのデー
タ転送を必要とする。普通の走査速度は画素当たり約1
2nsである。この為、シフト・レジスタは48nsの
速度でデータをシフトさせることが必要になる。この
為、データを48ns以内に装入しなければならない。
データをビット線からシフト・ビットに転送するのに要
する時間は、普通のメモリでは約5ns乃至10nsで
ある。ビット線から夫々のシフト・ビットの入力へデー
タを転送するのに十分な時間が許されていないと、デー
タが無効になることがある。従って、1シフト・サイク
ルの間、適当なデータ転送を行なう為には、転送サイク
ルの開始と次のデータ・シフトの間の時間関係が重要で
ある。
【0068】図1のメモリにあるクロック及び制御発生
器69は、信号反転TR及びシフト・クロックに対する
タイミング関係に厳しい条件を利用者が加えなくても、
適正なデータ転送を行なう為の回路になっている。即
ち、この発明の回路は、シフト・クロックの最後のサイ
クルに対する信号反転TRのタイミングに若干のずれが
あっても差支えない。この様にずれがあっても差支えな
いことにより、実際の転送順序が行なわれる為の最適時
間の前又は後に、信号反転TRが発生してもよく、これ
を次に説明する。
【0069】図17には、走査線中央の装入の特徴に対
する回路の回路図が示されている。信号反転TRがイン
バータ280,282を介して、反転TR′と記した節
283に入力されると共に、インバータ284を介して
フリップフロップ286のD入力に入力される。このフ
リップフロップは転送ラッチである。フリップフロップ
286のQ出力がTRLと記されており、反転Q出力が
反転TRLと記されている。フリップフロップ286
は、信号反転RASの内部形式である信号RASIによ
ってクロック動作が行なわれる。後で説明するが、信号
反転RASIは、開始する時は反転RASと同一である
が、反転RASIは、反転RASが高になった後も予定
の持続時間の間、低に止どまる様に制御することが出来
る。反転RASIが、前に図15について説明した信号
反転φR1及びφR1と同様な信号反転φR1′及びφ
R1′を発生する。フリップフロップ286のプリセッ
ト入力が信号反転φR1′に接続される。出力TRLが
3入力アンド・ゲート288の1つの入力に接続され
る。このアンド・ゲートの1つの入力が信号反転TR′
である節283に接続される。アンド・ゲート288の
出力がノア・ゲート290の1つの入力に接続され、そ
の出力が信号反転STPを構成する。これはシフト・ク
ロックを停止又は禁止する信号である。ノア・ゲート2
90の他方の入力が遅延転送信号XFRDに接続され
る。信号XFRDがアンド・ゲート288の反転入力に
接続される。遅延転送信号XFRDは転送信号XFRか
ら発生され、遅延ゲート292で遅延させられる。信号
XFRがナンド・ゲート296の出力に発生される。ナ
ンド・ゲート296の1つの入力が反転XFRD信号に
接続され、1つの入力が信号 "XBOOT”に接続さ
れ、残りの入力がアンド・ゲート288の出力に接続さ
れる。信号XBOOTは、ワード線をVDDより高くブー
ト作用によって上げる為に、普通のダイナミック・メモ
リで発生される信号である。従って、転送順序が開始さ
れ且つXBOOTが高になる時、ナンド・ゲート296
の出力が低である。インバータ284の出力及びナンド
・ゲート6の出力の両方が低である時にだけ、ノア・ゲ
ート294の出力が低であり、こうしてXBOOTが発
生するまで、転送信号の発生を防止する。ビット線が予
定のレベルに分離するまでの時間が経つまで、XBOO
Tは発生しないから、ビット線が安定化するまで、ビッ
ト線がシフト・ビットの入力に接続されない。これは、
ビット線が安定化する時間が経つ前に、転送信号が発生
したことによって、無効データが発生されることを防止
する。
【0070】信号反転WEがフリップフロップ298の
D入力に入力される。このフリップフロップのQ出力が
反転SRWと記されており、反転Q出力がSRWと記さ
れている。フリップフロップ298は信号反転φR1′
によってクロック動作が行なわれ、プリセット入力が信
号反転φR1′に接続される。反転RASIが低になる
ことが起こる前に、信号反転WEが低である時にだけ、
信号SRWが高レベルに変化する。高信号反転SRWは
読取転送を表わし、この時データがメモリからシフト・
レジスタに転送される。高信号SRWは書込み転送を表
わし、この時データがシフト・レジスタからメモリに転
送される。読取転送モードではワード線を選択し、次に
転送を行なうことが必要であるが、書込み転送モードで
は、最初にSCTを選択し、次にワード線を介して転送
を行なうことが必要である。
【0071】信号SRWがナンド・ゲート300の1つ
の入力及びナンド・ゲート302の1つの入力に入力さ
れる。ナンド・ゲート300,302の他方の入力が信
号TRLに接続されている。信号反転SRWがノア・ゲ
ート304の1つの入力及びオア・ゲート306の1つ
の入力に接続される。ノア・ゲート304及びオア・ゲ
ート306の他方の入力が信号反転TRLに接続され
る。ナンド・ゲート300の出力がアンド・ゲート30
6,310の1つの入力に接続される。ノア・ゲート3
04の出力がアンド・ゲート312,314の1つの入
力に接続される。アンド・ゲート308,314の他方
の入力が信号反転AX0 に接続され、アンド・ゲート3
10,312の他方の入力が信号反転AX0 に接続され
る。信号AX0 は行アドレス信号の最下位ビットによっ
て制御される。アンド・ゲート308の出力が3状態バ
ッファ316の付能入力に接続され、アンド・ゲート3
10の出力が3状態バッファ318の付能入力に接続さ
れる。アンド・ゲート312の出力が3状態バッファ3
20の付能入力に接続され、アンド・ゲート314の出
力が3状態バッファ321の付能入力に接続される。バ
ッファ318,320の出力が一緒に接続されてX1A
と記されており、バッファ316,321の出力が一緒
に接続されてX1Bと記されている。X1 と記した信号
がバッファ316,318に入力され、ノア・ゲート2
94の出力からの信号XFERがバッファ320,32
1の入力に接続される。信号X1 は、普通の回路で普通
に発生されるワード線駆動信号である。ナンド・ゲート
302の出力が3状態バッファ322の付能入力に接続
され、オア・ゲート306の出力が3状態バッファ32
4の付能入力に接続される。バッファ322がその入力
に信号XFRを受取って、転送ゲート54に接続される
信号SCTを発生し、バッファ324がその入力に信号
1を受取って転送ゲート54に対する信号SCTをそ
の出力に発生する。
【0072】動作について説明すると、低信号SRWが
存在することは読取転送を表わし、転送信号が発生する
前にワード線が高であることを必要とする。ナンド・ゲ
ート300の出力が高であり、こうしてアンド・ゲート
308,315を付能する。ノア・ゲート304の出力
が低であり、アンド・ゲート312,314を不作動に
する。アンド・ゲート312,314がバッファ32
1,320を制御して、AX0 及び反転AX0 の状態の
関数として信号XFRを選択する。SRWが高である書
込み転送モードでは、ノア・ゲート304の出力が高で
あり、ナンド・ゲート300の出力が低であり、バッフ
ァ316,318の動作を制御するアンド・ゲート30
8,310が選択解除になる。転送信号SCTがオア・
ゲート306及びナンド・ゲート302の状態により、
信号XFR又は信号X1 の関数として制御される。信号
反転SRWが高であるか或いは信号反転TRLが高であ
るとき、オア・ゲート306が高信号を出力する。TR
Lが低であるかSRWが低である時、ナンド・ゲート3
02が高論理信号を出力する。
【0073】転送信号が発生した時には、何時でも、夫
々のシフト・ビットにデータを転送し又はその入力から
データを転送するのに十分な時間が得られる様に、信号
SCTを予定の期間の間動作状態に保つことが必要であ
る。信号反転TRが(反転RASが高になるのに較べ
て)遅く発生する場合に備えて、反転RASが低レベル
から高レベルに変わるのを予定の持続時間の間遅延させ
る。これは内部機能であって、半導体メモリの外部の反
転RASの実際の論理レベルに影響しない。半導体チッ
プに対する信号反転RAS及び他の反転RAS制御信号
と直列に配置された禁止回路326を設ける。前に述べ
た様に、これを反転RASIと記してある。反転RAS
がアンド・ゲート328の一方の入力にも入力され、こ
のアンド・ゲートの他方の入力がインバータ284から
出力される信号反転TRに接続される。アンド・ゲート
328の出力が遅延回路330に入力され、この遅延回
路の出力が禁止回路326を制御する。反転RASが高
になり且つ反転TRが高になって、転送が行なわれてい
ることを示す時、アンド・ゲート328が信号を出力す
る。反転TRの立上りが発生してから予定の持続時間が
経つまで、反転RASは他の回路に対して高になること
が禁止される。反転RASの立上りより十分な時間前に
反転TRの立上りが発生する場合、反転RASIの立上
りが反転RAS立上りと一致する。反転RASIもイン
バータ331に入力されてφR1′を発生すると共に、
バッファ333にも入力されて反転φR1′を発生す
る。
【0074】図18には、メモリからシフト・レジスタ
へデータを装入する時の時間線図が示されている。反転
TRの立上りが発生した時、それが矢印332で示す様
に、信号SCTを生ずる。然し、図17のナンド・ゲー
ト296に対する入力信号で示す様に、信号XBOOT
が発生されるまで、信号SCTを発生することが出来な
い。従って、ビット線が十分に分離されるまで、転送を
開始することが出来ない。ビット線が分離し始める後ま
で、XBOOTが発生しないから、ビット線が分離する
前に、転送動作が開始されない様に保証される。信号反
転TRの立上りが、矢印334で示す様に、停止クロッ
ク信号反転STPの状態を低レベルに変える。この信号
は約5ns乃至10nsの予定の遅延時間の間、低に止
どまり、その後高信号レベルに変化する。停止クロック
信号が低論理レベルにある間、波形SCLKの次のクロ
ックの前縁が禁止される。然し、反転TRの立上りが、
停止クロックの前縁よりも十分な時間前に発生する場
合、信号SCLKの前縁の発生には影響しない。信号S
CLKの立上りがデータをシフト・ビットにシフトさ
せ、信号SOUTで示す様に、新しいデータがシフト・
レジスタの出力に現れる。
【0075】信号反転TRが早期に発生する時、ビット
線が安定化する後まで、信号SCTを発生しない様にす
ることが必要である。早期の転送信号が反転TR波形の
立上り336に示されている。これはビット線が十分に
分離する時より前に起こる。然し、XBOOTの立上り
338が発生する時まで、信号SCTが発生されない。
この時、破線で示す様に、信号SCTが発生される。信
号SCTの遅延を“D1”で示してある。
【0076】反転TR波形の立上りが遅く発生する時、
サイクルが終る前に、シフト・ビットへのデータ転送が
出来る様にする予定の時間の間、信号SCTを動作状態
に保ち、ビット線を分離された状態に保つことが必要で
ある。更に、シフト・レジスタへの完全なデータ転送が
行なわれるまで、シフト・レジスタに於けるデータの直
列シフト動作を禁止することも必要である。遅い転送信
号が反転TR波形の立上り340で示されており、これ
によって反転STP波形の立下り342が生ずる。前に
述べた様に、信号反転STPが再び高レベルに戻るま
で、次の信号SCLKの立上りが発生しない。これが立
上り344で示されており、立上り346で示す様に、
信号SCLKが高になることが出来る様にする。立下り
342と立上り344の間の持続時間は、ビット線から
夫々のシフト・レジスタにデータを転送するのに十分な
時間が得られる様にする。これは、新しいデータをシフ
ト・レジスタの出力へとクロック動作で送出すSCLK
の前縁が発生する前に起こらなければならない。SCT
をオンに保つ他に、ビット線を適正なデータ状態に保つ
ことも必要であり、これは低レベルから高レベルへの反
転RASIの内部変化を遅延させることによって達成さ
れる。このことが矢印348によって示されており、こ
れは前に図17について説明した禁止回路326の結果
である。
【0077】要約すれば、その中のビットを表示装置の
画素に直接的に対応する位置にマッピングした画素マッ
ピング形の4つのメモリを用いた半導体メモリを提供し
た。各々のメモリ・アレーには直列シフト・レジスタが
付設されていて、その間でデータ転送を行なう為の転送
ゲートがある。直列シフト・レジスタは、各々のシフト
・レジスタに対して直列入力アクセス又は直列出力アク
セスを持つ循環形に接続し、シフト・レジスタ当たり1
つのピンしか必要としない様にすることが出来る。この
代りに、シフト・レジスタをカスケード接続して、2対
のカスケード接続されたシフト・レジスタ/アレーがあ
る様にし、各対が1つの直列入力及び1つの直列出力を
持っていて、アレー当たり1つのピンしか必要としない
様にすることも出来る。各々のシフト・レジスタは任意
の出力位置からタップで取出すことが出来る。その位置
は列デコード線から受取るデコードされたアドレスによ
って決定され、この為タップ点を決定する為に余分のデ
コーダ回路を必要としない。別々のデコーダ回路を必要
とせずに、4つのアレー内の位置に別々の書込みが出来
る様にする回路を設けてある。4つのアレー全部が同じ
行及び列デコーダを共有する。この回路は書込みマスク
形式又は別々列アドレス・ストローブの何れかを用い
る。装置を製造する前に、その特徴に対して金属マスク
を選択することにより、何れかの特徴を利用することが
出来る。シフト・クロックの最後のサイクルの間、メモ
リからシフト・レジスタへのデータ転送が出来る様にす
る回路を設け、シフト動作を一時的に終了せずに、新し
いデータが古いデータに直ぐ続くことが出来る様にす
る。
【0078】好ましい実施例を詳しく説明したが、特許
請求の範囲によって定められたこの発明の範囲内で、種
々の変更を加えることが出来ることは云うまでもない。
【0079】以上の説明に関連して、更に下記の項を開
示する。 (1) ビデオ表示装置に対する画素情報を記憶する半
導体メモリに於て、行及び列に分けて配置されていて、
表示装置内の予定の画素位置と関連する複数個のメモリ
素子を持つ第1のメモリ・アレーと、行及び列に分けて
配置されていて、表示装置の予定の画素位置と関連する
複数個のメモリ素子を持つ第2のメモリ・アレーとを有
し、該第1及び第2のメモリ・アレーは同一であり、更
に、行アドレスを受取って前記第1及び第2のメモリ・
アレーの両方のメモリ素子の1つの行を選択する行デコ
ード手段と、前記第1のメモリ・アレーの選択されたメ
モリ素子からのデータを直列形式で記憶する第1の直列
アクセス手段と、前記第2のメモリ・アレーの選択され
たメモリ素子からのデータを直列形式で記憶する第2の
直列アクセス手段とを有し、該第1及び第2の直列アク
セス手段は別々の直列入力及び別々の直列出力を持って
いると共に外部の源から制御されてその中でデータを直
列にシフトさせる様になっており、更に、前記第1及び
第2のアレーの選択されたメモリ素子からのデータを前
記第1及び第2の直列アクセス手段の夫々1つに、又は
該直列アクセス手段から前記第1及び第2のアレーの選
択されたメモリ素子にデータを転送する転送手段と、前
記直列出力からのデータをその直列入力に循環させる
か、或いは前記第1の直列アクセス手段の直列出力を前
記第2の直列アクセス手段の直列入力に接続して、前記
第1及び第2の直列アクセス手段をカスケード接続する
様に、前記第1及び第2のアクセス手段を構成する手段
とを有する半導体メモリ。
【0080】(2) 第(1)項に記載した半導体メモ
リに於て、列アドレスを受取って、前記第1及び第2の
メモリ・アレーの両方にあるメモリ素子の1つの列を選
択する列デコード手段と、行及び列アドレスによって定
められた、前記第1及び第2の両方のメモリ・アレー内
の選ばれた1つのメモリ素子にデータを入力するランダ
ム読取/書込み手段とを有する半導体メモリ。
【0081】(3) 第(1)項に記載した半導体メモ
リに於て、前記第1及び第2の直列アクセス手段が、前
記第1及び第2のメモリ・アレーの夫々1つにある列の
数と同じ数の複数個のシフト・ビットを持つ直列シフト
・レジスタで構成され、前記第1及び第2のメモリ・ア
レーの内の夫々1つにある各々の選ばれたメモリ素子が
前記転送手段によって夫々1つのシフト・ビットに転送
される半導体メモリ。
【0082】(4) 第(1)項に記載した半導体メモ
リに於て、前記第1及び第2のアクセス手段とメモリに
対する外部周辺回路の間のインターフェイス接続を行な
う第1及び第2のインターフェイス手段を有し、前記構
成する手段が、データを循環させる様に構成された時の
前記第1及び第2のアクセス手段の動作を多重化する手
段を持っていて、前記第1のインターフェイス手段が前
記第1アクセス手段に付設されて、前記第1のアクセス
手段に対して直列データを入力するか又はそれから直列
データ出力を受取る様に多重化され、且つ前記第2のイ
ンターフェイス手段が前記第2のアクセス手段に付設さ
れて、それに対して直列データを入力するか又はそれか
ら直列出力データを受取る様に多重化される様になって
おり、前記第1のインターフェイス手段はカスケード接
続モードに構成された時の前記第1の直列アクセスに直
列データを入力し、前記第2のインターフェイス手段は
前記第2の直列アクセス手段からの直列出力データを受
取る半導体メモリ。
【0083】(5) 第(1)項に記載した半導体メモ
リに於て、前記構成する手段が第1及び第2の位置を持
つ第1のスイッチ手段を有し、該第1の位置は前記第1
のアクセス手段の直列出力をその直列入力に接続する様
に作用することが出来、前記第2の位置は前記第1のア
クセス手段の直列出力を前記第2のアクセス手段の直列
入力に接続する様に作用することが出来、更に前記構成
する手段が、第1及び第2の位置を持つ第2のスイッチ
手段を有し、該第1の位置は前記直列アクセス手段の出
力をその直列入力に接続する様に作用することが出来、
前記第2の位置は前記第2の直列アクセス手段の直列出
力からのデータがその直列入力に循環することを禁止す
る様に作用することが出来、更に前記構成する手段が、
前記第1及び第2のスイッチ手段を前記第1の位置又は
前記第2の位置の何れかに定める手段を有する半導体メ
モリ。
【0084】(6) 第(5)項に記載した半導体メモ
リに於て、半導体メモリの外部の周辺回路と前記第1の
アクセス手段の直列入力の間をインターフェイス接続す
る第1のインターフェイス手段と、半導体メモリの外部
の回路と前記第2のアクセス手段の直列出力の間をイン
ターフェイス接続する第2のインターフェイス手段とを
有する半導体メモリ。
【0085】(7) 第(5)項に記載した半導体メモ
リに於て、前記第1及び第2のスイッチ手段が、半導体
メモリを製造する際、マスクの特徴として前記第1の状
態又は第2の状態の何れかにプログラムされる半導体メ
モリ。
【0086】(8) ビデオ表示装置に対する画素情報
を記憶する半導体メモリに於て、行及び列に分けて配置
されていて、表示装置の予定の画素位置と関連する複数
個のメモリ素子を持つ第1のメモリ・アレーと、該第1
のメモリ・アレーと同一であって、行及び列に分けて配
置されていて、表示装置の予定の画素位置と関連してい
る複数個のメモリ素子を持つ第2のメモリ・アレーと、
行アドレスを受取って、前記第1及び第2のメモリ・ア
レーの両方にあるメモリ素子の1つの行を同時に選択す
る行アクセス手段と、前記第1のメモリ・アレーの選ば
れたメモリ素子からのデータを直列形式で列の順序に配
置して記憶する第1の直列シフト手段と、前記第2のメ
モリ・アレーの選ばれたメモリ素子からのデータをその
中の列の順序に従って直列形式で記憶する第2の直列シ
フト手段とを有し、前記第1及び第2のシフト手段は直
列入力及び直列出力を持っていて、その中のシフト動作
が外部の源から制御されて、その中でデータを直列にシ
フトさせる様になっており、更に、前記第1のシフト手
段の直列入力及び出力を、その内部動作により、前記半
導体メモリの外部の回路とインターフェイス接続する外
部ポートに多重化する第1の多重化手段と、前記第2の
シフト手段の直列入力又は出力の何れかを、その内部の
作用により、半導体メモリの外部の回路とインターフェ
イス接続する第2のインターフェイス・ポートに接続す
る第2の多重化手段とを有し、前記第1及び第2の多重
化手段は半導体メモリに対して外部の源からの1個の信
号によって作動されて、両方の直列入力又は両方の直列
出力の何れかを選ぶことが出来る様になっており、更
に、前記第1及び第2のアレーの選ばれたメモリ素子か
らのデータを前記第1及び第2のシフト手段の内の夫々
1つに転送するか、又は前記第1及び第2のシフト手段
からのデータを前記第1及び第2のアレーの夫々1つに
転送する転送手段を有する半導体メモリ。
【0087】(9) 第(8)項に記載した半導体メモ
リに於て、前記シフト手段が複数個のシフト・ビットを
持つ直列シフト・レジスタで構成され、各々のシフト・
ビットの入力が前記第1及び第2のアレーの夫々1つの
内の1つの列に関連していて、それからデータを受取る
か、又は前記転送手段に応答してそれに対してデータを
転送する様になっている半導体メモリ。
【0088】(10) 夫々行及び列に分けて配置され
た同じ数のメモリ素子を持つ複数個のメモリ・アレー
と、行アドレス及び列アドレスを受取って、各々のアレ
ーの1つのメモリ素子を選択し、選択されるメモリ素子
は夫々共通の行及び列位置を持つ様な共通のデコード手
段と、各々の前記アレーに付設されていて、データを前
記選択されたメモリ素子に転送するか又は前記選択され
たメモリ素子からデータを取出す出力手段と、禁止され
たアレーに関連する前記選択されたメモリ素子に予め記
憶されているデータが乱されることがない様に、選ばれ
たアレーに対するデータの転送並びに前記選択されたメ
モリ素子の内の関連した1つに対するその後の記憶を禁
止する禁止手段とを有する半導体メモリ。
【0089】(11) 第(10)項に記載した半導体
メモリに於て、前記共通のデコード手段が、行アドレス
を受取って、各々のアレーにあるメモリ素子の1つの行
を選択する共通の行デコード手段と、列アドレスを受取
って、各々のアレーで選択されるメモリ素子が共通の位
置を持つ様に、各々のアレーにあるメモリ素子の1つの
列を選択する共通の列デコード手段とで構成されている
半導体メモリ。
【0090】(12) 第(10)項に記載した半導体
メモリに於て、前記列アドレスの前に行アドレスが先行
し、前記共通のデコード手段は、メモリ素子の行を選択
する為に行アドレスをラッチする手段、並びに行アドレ
スがラッチされた後に列アドレスをラッチする手段を持
っていて、所定のバッチ行アドレスに対して後の列アド
レスをラツチすることが出来る様にした半導体メモリ。
【0091】(13) 第(12)項に記載した半導体
メモリに於て、前記禁止手段が、各各のアレーに関連し
た禁止信号を受取る手段を持ち、該禁止信号は禁止しよ
うとするアレーに対してだけ存在し、更に前記禁止手段
が、前記禁止信号を受取ったことに応答して前記出力手
段を制御して、前記禁止信号を受取ったアレーにある選
択されたメモリ素子に対するデータの転送を、該アレー
に関連する1つの出力手段を禁止することによって防止
する手段を有する半導体メモリ。
【0092】(14) 第(13)項に記載した半導体
メモリに於て、前記禁止信号を受取った後に、受取った
禁止信号を記憶する手段を有し、記憶される禁止信号と
関連する出力手段はそれを介してのデータ転送を禁止す
る様に制御される半導体メモリ。
【0093】(15) 第(14)項に記載した半導体
メモリに於て、前記禁止信号が行アドレスより先行し、
前記禁止信号を変更するには、新しい行及び列アドレス
を発生することを必要とする様にした半導体メモリ。
【0094】(16) 第(14)項に記載した半導体
メモリに於て、前記行アドレスが前記禁止信号を受取る
ことよりも先行し、前記禁止信号が前記列アドレスより
も先行して、行アドレスを受取った後に禁止信号を変更
することが出来る様にすると共に、禁止されるアレー
は、所定の行アドレスに対し、新しい列アドレスを発生
する前に変更することが出来る様にした半導体メモリ。
【0095】(17) 第(14)項に記載した半導体
メモリに於て、前記禁止信号が、禁止される出力手段を
介してのデータ転送が禁止される持続時間の間、外部の
源から発生される半導体メモリ。
【0096】(18) 第(10)項に記載した半導体
メモリに於て、前記出力手段が各々のアレーに付設され
た入力/出力バッファを有し、各々のバッファは外部の
データ源とインターフェイス接続される1つの出力ポー
ト、該出力ポートからのデータを関連した1つのアレー
に転送するデータ入力ポート、及び関連する1つのアレ
ーからのデータを前記出力ポートに転送するデータ出力
ポートを持っており、前記データ入力ポートが前記禁止
手段によって制御されて、それを介してのデータ転送を
禁止する様にした半導体メモリ。
【0097】(19) 夫々行及び列に分けて配置され
た同じ数のメモリ素子を持つ複数個のメモリ・アレー
と、行アドレスを受取って、各々の前記アレーの内、受
取った行アドレスに対応する1つの行を選択する共通の
行デコーダと、列アドレスを受取って、各々のアレーの
内、受取った列アドレスに対応する1つの列を選択する
共通の列デコーダとを有し、各々の前記アレーに於ける
行及び列の選択により、各々のアレー内でアクセスすべ
きメモリ素子の位置が定められ、更に、各々のアレーに
付設された入力/出力バッファを有し、各々のバッファ
は、外部の源からデータを受取ると共に該源によってデ
ータを転送するインターフェイス端子、関連した1つの
アレーにあるアクセスされたメモリ素子にデータを転送
するデータ入力ポート、及び関連した1つのアレーにあ
るアクセスされたメモリ素子からのデータを受取るデー
タ出力ポートを持っており、更に、外部の源から禁止信
号を受取る手段を有し、各々の前記アレー及び関連する
バッファには1つの禁止信号が関連しており、更に、関
連したアレーにあるアクセスされる1つのメモリ素子に
記憶されたデータが変化しないままでいるように、受取
った禁止信号に関連する1つのバッファのデータ入力ポ
ートを介してのデータ転送を禁止する手段を有する半導
体メモリ。
【0098】(20) 第(19)項に記載した半導体
メモリに於て、前記受取る手段が、前記禁止信号を受取
った後に、該禁止信号を記憶する手段を有し、該禁止信
号を記憶することによって前記禁止する手段を制御する
半導体メモリ。
【0099】(21) 第(20)項に記載した半導体
メモリに於て、前記入力/出力バッファのインターフェ
イス端子を多重化して、前記記憶する手段に入力する為
に、関連する1つの禁止信号を受取る手段を有し、該多
重化手段はインターフェイス端子のデータ転送の前に前
記禁止信号を受取る様に作用し得る半導体メモリ。
【0100】(22) 第(19)項に記載した半導体
メモリに於て、前記受取る手段が各各の禁止信号に付設
された専用端子を有し、前記禁止信号は、それに関連す
るアレーを禁止すべき持続時間の間存在する半導体メモ
リ。
【0101】(23) 第(19)項に記載した半導体
メモリに於て、前記禁止信号を受取る手段が、各々の禁
止信号に付設されていて、禁止信号を受取る専用端子
と、前記入力/出力バッファの各々のインターフェイス
端子に付設された多重化手段と、該多重化手段の出力に
接続されていて、該多重化手段から受取った禁止信号を
記憶する記憶手段とを有し、前記多重化手段は前記禁止
信号に関連するバッファのインターフェイス端子で該禁
止信号を受取り、前記バッファのインターフェイス端子
で受取った禁止信号が前記記憶手段に記憶され、更に、
前記禁止信号を前記バッファのインターフェイス端子で
受取ったか前記専用端子で受取ったかを決定する調停手
段を有し、前記禁止信号は前記専用端子又は前記バッフ
ァのインターフェイス端子の何れかに転送され、該専用
端子は前記禁止信号がデータ転送を禁止する持続時間の
間存在することが出来る様にし、前記記憶手段は、禁止
期間の持続時間の間、禁止信号が存在することを必要と
しないで、前記バッファのインターフェイス端子を多重
化することが出来る様にする半導体メモリ。
【0102】(24) 第(19)項に記載した半導体
メモリに於て、列アドレスを受取る前に行アドレスを受
取る半導体メモリ。 (25) 第(24)項に記載した半導体メモリに於
て、行アドレスを受取る前に前記禁止信号が発生され
て、前記禁止信号を更新する度に、新しい行アドレス及
び列アドレスを発生しなければならない様にした半導体
メモリ。
【0103】(26) 第(24)項に記載した半導体
メモリに於て、前記行アドレスを受取った後且つ列アド
レスを受取る前に、前記禁止信号が発生されて、前記禁
止信号を更新した後は新しい列アドレスだけを発生する
ことが必要になるようにし、行アドレスは同じままであ
ってよい様にする半導体メモリ。
【0104】(27) 半導体チップ上の複数個のアレ
ーを動作させる方法に於て、行アドレス及び列アドレス
を受取って、各々アレーにある1つのメモリ素子を選択
し、各々の選択されたメモリ素子は共通の行及び列位置
を持っており、外部の源からの禁止信号を受取り、各々
の禁止信号は1つのアレーと関連しており、その中に予
め記憶されているデータが乱されることがない様に、受
取った禁止信号と関連するアレーにある選択されたメモ
リ素子に対するデータ転送を禁止し、外部の源から受取
った禁止信号は、それに対してデータ転送を禁止するア
レーに対してだけ存在している様にする工程を含む方
法。
【0105】(28) 第(27)項に記載した方法に
於て、禁止信号を受取った後、該禁止信号を記憶して、
禁止信号が短い持続時間の間だけ存在すればよい様にす
る方法。(29) 第(27)項に記載した方法に於
て、各々の禁止信号を半導体チップに対する別々の端子
で受取り、該禁止信号がデータ転送を禁止する持続時間
の間存在している方法。
【0106】(30) 行及び列に分けて配置されてい
てデータを記憶する複数個のメモリ素子を持つメモリ・
アレーと、行アドレスを受取ってデコードして、メモリ
素子の1つの行を選択する行デコード手段と、列アドレ
スを受取ってデコードして、メモリ素子の1つの列を選
択する列デコード手段とを有し、前記行及び列デコード
手段が、アクセスされたメモリ素子にデータを転送し又
は該素子からデータを転送する為に、前記アレー内の1
つのメモリ素子を選択する様に一緒に作用し、更に、前
記アレーのアドレスされた行にあるメモリ素子の全ての
データを選択的にアクセスすると共に、アクセスされた
データを直列に出力することが出来る様に、前記アレー
内の列の順序に従った直列形式でアクセスされたデータ
を記憶するシフト・レジスタ手段と、該シフト・レジス
タ手段の直列形式の中で、そこからデータを直列出力す
る位置を選択するタップ手段とを有し、前記列デコード
手段は外部タップ・アドレスを受取ってデコードして、
そこからデータを直列形式で出力すべきデータ位置に対
応するタップ・デコード情報を発生し、該タップ・デコ
ード情報が前記タップ手段に記憶され、前記タップ・デ
コード情報が前記シフト・レジスタ手段内の任意のデー
タ位置を定め、更に、前記直列形式内のタップ出力と最
後のデータの間にあるデータだけが出力される様に、前
記シフト・レジスタ手段のタップ出力からデータを外へ
シフトさせる制御手段を有する半導体メモリ。
【0107】(31) 第(30)項に記載した半導体
メモリに於て、前記シフト・レジスタ手段が、前記アレ
ーの列の数と同じ数の複数個のシフト・ビットを持つ直
列シフト・レジスタと、該直列シフト・レジスタの各々
のシフト・ビットの入力をアドレスされた行にあるアク
セスされたメモリ素子に選択的に接続して、関連するシ
フト・ビットとの間のデータ転送を行なう転送手段とを
有し、該転送手段が前記制御手段によって制御される半
導体メモリ。
【0108】(32) 第(31)項に記載した半導体
メモリに於て、前記タップ手段が、前記タップ・デコー
ド情報を記憶するラッチ手段を有し、該タップ・デコー
ド情報は前記シフト・レジスタ内のどのシフト・ビット
の出力をタップで取出すかを決定し、更に、前記タップ
手段が、複数個の通過ゲートを持ち、各々の通過ゲート
が関連する1つのシフト・ビットの出力及び1個の出力
節の間に接続されていて、前記ラッチ手段に記憶される
タップ・デコード情報によって制御され、選ばれた1つ
の通過ゲートが作動されると、関連する1つのシフト・
ビットの出力が前記出力節に接続される様にした半導体
メモリ。
【0109】(33) 行及び列に分けて配置されてい
てデータを記憶する同じ数のメモリ素子を夫々持つ複数
個のメモリ・アレーと、行アドレスを受取ってデコード
し、各々のアレーにあるメモリ素子の1つの行を選択す
る行デコード手段と、列/タップ・アドレスを受取って
デコードすると共に、第1のモードでは列デコード信号
を発生し、且つ第2のモードではタップ・デコード信号
を発生する様に作用し得る列/タップ・デコード手段と
を有し、前記行デコード手段及び前記/タップ・デコー
ド手段は、前記第1のモードでは、各々のアレーにある
アクセスされたメモリ素子との間でデータ転送を行なう
為に、1つのメモリ素子をアクセスする様に作用するこ
とが出来、更に、各々のアレーに付設されていて、関連
する1つのアレーにあるアドレスされた行の全てのメモ
リ素子をアクセスする転送手段と、各々の転送手段に付
設されていて、該転送手段によってデータをアクセスし
た列の順序に対応する直列形式で、アクセスされたデー
タを記憶するシフト・レジスタ手段と、前記列/タップ
手段が第2のモードで動作することに応答して、前記レ
ジスタ手段内の直列形式の内、そこからデータを出力す
べき位置を選択するように作用し得るタップ手段と、前
記列/タップ・デコード手段の第1のモード又は第2の
モードを選択する制御手段とを有し、前記タップ・デコ
ード信号が前記直列形式内の任意の位置をタップ出力と
して定め、前記列/タップ・デコード手段が前記タップ
・デコード信号を発生する第2のモードでは、前記制御
手段が前記転送手段を制御して、アクセスされたデータ
を前記シフト・レジスタ手段及び前記タップ手段に転送
させると共に、前記タップ・デコード信号によって決定
されたタップ位置を、そこから出力する為に、選択する
様に作用することが出来、前記シフト・レジスタ手段は
その中を介し且つ前記タップ位置を通って直列形式のデ
ータをシフトさせる様に制御される半導体メモリ。
【0110】(34) 第(33)項に記載した半導体
メモリに於て、前記シフト・レジスタ手段は、関連する
1つのアレーにある列の数と同じ数だけあって、夫々関
連するアレーの1つの列に付設された複数個のシフト・
ビットを持つ直列シフト・レジスタで構成されている半
導体アレー。
【0111】(35) 第(33)項に記載した半導体
メモリに於て、前記転送手段が、関連する1つのアレー
にある各々の列並びに各々の関連シフト・ビットの入力
に付設された複数個の通過ゲートで構成されていて、前
記制御手段に応答して、前記アレーの各列にあるアクセ
スされた1つのメモリ素子の出力を関連する1つのシフ
ト・ビットの入力に接続する様に作用し得る半導体アレ
ー。
【0112】(36) 第(34)項に記載した半導体
メモリに於て、前記タップ手段が、前記列/タップ・デ
コード手段から出力されたタップ・デコード信号を記憶
する手段と、各々のシフト・ビットの出力及び共通の出
力節の間に接続された複数個の通過ゲートとを有し、各
々の通過ゲートが前記ラッチ手段に記憶されたタップ・
デコード信号によって制御されて、夫々シフト・ビット
の出力を前記共通節に接続する半導体メモリ。
【0113】(37) 第(33)項に記載した半導体
メモリに於て、前記列/タップ・デコード手段が、前記
列/タップ・アドレスを記憶する列/タップ・ラッチ
と、該列/タップ・ラッチの内容をデコードして対応す
る列デコード信号又はタップ・デコード信号を発生する
デコーダとを有し、該デコーダは関連する1つのアレー
の列の数と等しい複数個のデコード信号の内の1つを発
生する様に作用することが出来、所定の列/タップ・ア
ドレスに対して1つの出力デコード線だけが作動される
半導体メモリ。
【0114】(38) 第(33)項に記載した半導体
メモリに於て、前記制御手段が前記シフト・レジスタ手
段からのデータを、前記タップ手段によって選択された
タップ点を介して、該タップ点から、関連するアレーに
ある最上位の1つの列のデータ出力まで、昇順でシフト
させる様に作用し得る半導体メモリ。
【0115】(39) 行及び列に分けて配置されたメ
モリ素子を持つ半導体メモリ・アレーからデータを直列
にアクセスする方法に於て、行アドレスをデコードし
て、メモリ素子の1つの行を選択し、列/タップ・アド
レスをデコードして、第1のモードでは列デコード信
号、そして第2のモードではタップ・デコード信号を出
力し、第1のモードでは、前記選択された行の列デコー
ド信号によって定められる1つのメモリ素子を選択し、
第2のモードでは、全てのメモリ素子からのデータを直
列シフト・レジスタのシフト・ビットに転送し、該シフ
ト・ビットがアクセスされたデータを直列形式に配置
し、前記タップ・デコード信号に対応するシフト・ビッ
トで前記シフト・レジスタにタップを付けて、シフト・
レジスタに記憶されているデータを直列出力する為のタ
ップ点とし、前記シフト・レジスタを制御して、その中
に記憶されているデータを前記タップ点から外へシフト
させる工程を含む方法。
【0116】(40) 第(39)項に記載した方法に
於て、第2のモードでは、タップ・デコード信号をタッ
プ・ラッチに記憶し、各々のシフト・レジスタの出力を
関連する通過ゲートを介して共通節に接続する工程を含
み、各々の通過ゲートがラッチされたタップ・デコード
信号によって制御される方法。
【0117】(41) 行及び列に分けて配置された複
数個のメモリ素子を持つメモリ・アレーと、外部行アド
レスを受取ってデコードし、前記アレー内のメモリ素子
の行をアクセスすると共に、予定の持続時間の間、アド
レスされた素子に対するアクセスを保つ行アドレス手段
と、各々のビットが前記アレーの1つの列に関連してい
る様な複数個のビットを持つ直列出力レジスタと、アク
セスされた各々のメモリ素子に入っているデータを関連
するビットに装入する装入手段と、外部クロック信号を
受取って、該外部クロック信号の周波数で前記レジスタ
内でデータを移動させる内部クロック信号を発生するク
ロック手段と、外部転送信号を受取って、前記装入手段
を制御して、前記内部クロックのサイクルの合間にデー
タを前記直列出力レジスタに装入して、前記直列出力レ
ジスタ内でデータを移動する前に、データが完全に装入
される様に保証する制御手段とを有する半導体メモリ。
【0118】(42) 第(41)項に記載した半導体
メモリに於て、前記制御手段が、前記レジスタ及びメモ
リ素子のアクセスされた行の間のデータ転送が完了する
ことを保証する様に、前記外部転送信号を受取ってから
予定の持続時間の間、前記クロック手段が前記直列出力
レジスタ内でデータを移動することを禁止する手段を有
する半導体メモリ。
【0119】(43) 第(41)項に記載した半導体
メモリに於て、前記制御手段が、メモリ素子が全部アク
セスされるまで、前記装入手段によるデータの装入を禁
止する手段を有し、該禁止する手段は、アドレスされた
メモリ素子に於けるデータの全部のアクセスより前に、
前記転送信号を受取ったことに応答して作動される半導
体メモリ。
【0120】(44) 第(41)項に記載した半導体
メモリに於て、前記行アドレス手段が外部行アドレス・
ストローブ信号に応答して動作してデータをアクセス
し、該予定のアクセス時間が前記行アドレス・ストロー
ブ信号の持続時間によって決定される半導体メモリ。
【0121】(45) 第(44)項に記載した半導体
メモリに於て、前記制御手段が、予定の持続時間の間、
アドレスされたメモリ素子に対するアクセスを保つ為
に、前記行アドレス・ストローブを無効にする手段を有
し、該無効にする手段は前記転送信号を受取ったことに
応答して作用して、前記レジスタにデータが完全に装入
されることを保証するのに十分な長さの時間の間、アク
セスが保たれる様にする半導体メモリ。
【0122】(46) 行及び列に分けて配置された複
数個のメモリ素子を持つメモリ・アレーと、外部行アド
レスを受取ってデコードし、前記アレー内のメモリ素子
の1行をアクセスする行アドレス手段と、前記アレーの
各列に夫々関連する複数個のシフト・ビットを持つ直列
シフト・レジスタと、前記アレー内のアドレスされたメ
モリ素子と関連するシフト・ビットの間でデータを転送
する転送手段と、外部シフト・クロック信号を受取っ
て、該外部シフト・クロック信号の周波数で前記シフト
・レジスタ内でデータをシフトさせる内部シフト・クロ
ックを発生するクロック手段と、外部転送制御信号を受
取って、データを転送する為に前記転送手段を制御する
制御手段と、データの完全な転送が行なわれることを保
証する様に、前記外部転送信号を受取ってから予定の持
続時間の間、前記クロツク手段による前記シフト・レジ
スタのシフト動作を禁止するシフト禁止手段とを有する
半導体メモリ。
【0123】(47) 第(46)項に記載した半導体
メモリに於て、前記転送手段がデータを前記メモリ・ア
レーから前記シフト・レジスタに転送するだけである半
導体メモリ。
【0124】(48) 第(46)項に記載した半導体
メモリに於て、前記行アドレス手段が外部行アドレス・
ストローブ信号に応答して、アドレスされた行のメモリ
素子をアクセスし、アクセス時間の持続時間が、前記外
部行アドレス・ストローブ信号が存在する持続時間によ
って決定される半導体メモリ。 (49) 第(48)項に記載した半導体メモリに於
て、アドレスされたメモリ素子に於けるデータの完全な
アクセスより前に、前記外部転送信号が起こり得る為
に、メモリ素子が完全にアクセスされるまで、前記転送
手段がデータを転送することを禁止する転送禁止手段を
有する半導体メモリ。
【0125】(50) 第(48)項に記載した半導体
メモリに於て、前記アレー内のアドレスされたメモリ素
子のデータが前記外部行アドレス・ストローブ信号とは
無関係にアクセスされる持続時間を延長する手段を有
し、該延長する手段は外部転送信号を受取ったことに応
答して、前記外部行アドレス・ストローブ信号がなくな
ったことと無関係に、データの完全な転送が保証される
様に、予定の持続時間の間、アドレスされたメモリ素子
に対するアクセスを保つ様に作用し得る半導体メモリ。
【0126】(51) 第(50)項に記載した半導体
メモリに於て、前記延長する手段が、前記外部行アドレ
ス・ストローブ信号及び前記外部転送信号を受取って、
前記行アドレス・ストローブ信号がなくなり且つ前記外
部転送信号が存在する時、遅延制御信号を出力する手段
と、前記遅延制御信号が発生した時、予定の持続時間の
間、遅延信号を発生する遅延手段と、前記アレーのアド
レスされた行のメモリ素子にあるデータに対するアクセ
スを保つ手段とを有する半導体メモリ。
【0127】(52) 第(46)項に記載した半導体
メモリに於て、前記クロック手段が、前記内部シフト・
クロック信号の立上りで前記シフト・レジスタ内のデー
タをシフトさせ、前記シフト禁止手段が前記予定の持続
時間の間、内部シフト・クロック信号の立上りの発生を
遅延させる半導体メモリ。
【0128】(53) 第(46)項に記載した半導体
メモリに於て、前記転送手段が、前記アレーの関連する
アドレスされたメモリ素子と、前記シフト・ビットの入
力との間に配置された複数個の通過ゲートを有し、該通
過ゲートは第1のモードではデータ転送を阻止すると共
に、第2のモードではデータ転送を許す様に作用し、前
記制御手段が前記第1のモードからデータを転送する第
2のモードへモードを変える半導体メモリ。
【0129】(54) 直列アクセス・メモリ・アレー
のメモリ素子と直列シフト・レジスタのシフト・ビット
の間でデータを転送する方法に於て、外部行アドレス信
号を受取ってデコードし、アドレスされた行のメモリ素
子にあるデータをアクセスし、外部転送信号を受取り、
外部転送信号を受取ったことに応答して、前記シフト・
レジスタのシフト・ビットと前記アレーのアドレスされ
たメモリ素子の間でデータを転送し、外部シフト・クロ
ック信号を受取って、該シフト・クロックの速度でデー
タを前記シフト・レジスタ内でシフトさせ、データの完
全な転送が行なわれる様に保証する為に、外部転送信号
を受取ってから予定の持続時間の間、前記シフト・レジ
スタに於けるデータのシフト動作を禁止する工程を含む
方法。
【0130】(55) 第(54)項に記載した方法に
於て、データの転送が前記アレー内のアドレスされたメ
モリ素子からシフト・レジスタに対してだけ行なわれる
方法。 (56) 第(54)項に記載した方法に於て、データ
をアクセスする工程が、外部行アドレス・ストローブ信
号を受取って、それに応答してデータをアクセスするこ
とを含み、データをアクセスする持続時間が、行アドレ
ス・ストローブ信号が存在する持続時間によって決定さ
れる方法。
【0131】(57) 第(56)項に記載した方法に
於て、データの完全なアクセスより前に外部転送信号が
起こり得る為、外部転送信号の発生とは無関係に、デー
タが完全にアクセスされるまで、データの転送を禁止す
る工程を含む方法。
【0132】(58) 第(56)項に記載した方法に
於て、データの完全な転送が保証される様にデータ・ア
クセスが保たれる様に、行アドレス・ストローブ信号と
は無関係に、外部転送信号が発生した後の予定の持続時
間の間、データに対するアクセスを保つ工程を含む方
法。
【図面の簡単な説明】
【図1】この発明の画素マッピング形の4つのメモリ・
アレーを持つ半導体チップの簡略ブロック図。
【図2】書込みマスクの特徴に従って選ばれたメモリ・
セルにデータを書込む時の時間線図。
【図3】対称画素メモリ・アレーのブロック図。
【図4】図3のアレーに対する表示装置のマップの一部
分を示す図。
【図5】シフト・レジスタ及びタップ・ラッチのブロッ
ク図。
【図6】a及びbはソフト・パンニングを用いる表示装
置の3つの異なる走査に対する1本の走査線の図。
【図7】a及びbはシフト・レジスタのタップ位置を変
えた時の、表示装置の異なる3つの走査に対する1本の
走査線の図。
【図8】シフト・レジスタの1つのシフト・ビットの回
路図。
【図9】直列接続された3つのシフト・ビットの回路
図。
【図10】直列シフト・レジスタの一部分とタップ・ラ
ッチの回路図。
【図11】タップ・ラッチ、シフト・レジスタ及び列デ
コード回路の間のインターフェイスの簡略ブロック図。
【図12】画素マッピング形の4つのメモリ・アレーに
あるメモリ素子及び関連するシフト・レジスタ及びタッ
プ・ラッチの好ましい配置を示す簡略ブロック図。
【図13】メモリからシフト・レジスタにデータを転送
する時の時間線図。
【図14】シフト・レジスタからメモリにデータをシフ
トする時の時間線図。
【図15】半導体チップ上にある4つのアレーの内、個
別のアレーをアドレスする回路のブロック図。
【図16】別々の列アドレス・ストローブを用いてメモ
リを個別にアドレスする時の時間線図。
【図17】走査線中央の装入を行なう回路の回路図。
【図18】走査線中央の装入を行なう時の時間線図。
【主な符号の説明】10,12,14,16 メモリ・
アレー 28 行デコーダ 34,36,38,40 直列シフト・レジスタ 54 転送回路 56,58,60,62 スイッチ
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 693424 (32)優先日 1985年1月22日 (33)優先権主張国 米国(US) (31)優先権主張番号 693422 (32)優先日 1985年1月22日 (33)優先権主張国 米国(US) 審判番号 平7−7799 (72)発明者 ダニエル エフ.アンダーソン アメリカ合衆国テキサス州リツチモン ド,ブルー リツジ ドライブ 6819 (72)発明者 フレデリック エイ.バレンテ アメリカ合衆国テキサス州ヒユースト ン,ニユーブルツク 12411 (72)発明者 カール エム.グタツグ アメリカ合衆国テキサス州ヒユースト ン,エンスブルツグ レーン 11602 (72)発明者 ジエリイ アール.バナケン アメリカ合衆国テキサス州ヒユースト ン,エス.ウイルクレスト ドライブ 9901 (56)参考文献 特開 昭56−98785(JP,A) 特開 昭57−27477(JP,A) 特開 昭59−30295(JP,A) 特開 昭59−131979(JP,A) 特公 昭54−10412(JP,B1)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 入力データを外部から受ける入力部と、
    複数のメモリ・アレーと、前記複数のメモリ・アレーに
    夫々接続され、接続されたメモリ・アレーからデータを
    入力すると共に直列形式でデータを保持する複数のレジ
    スタ回路と、アドレス情報に応じて、前記複数メモリ・
    アレー全ての同一ロケーションを同時にアドレスし、か
    つ、前記複数レジスタ回路に保持されたデータを外部へ
    出力する際の先頭番地を特定する共通デコード手段と、
    前記入力部と前記複数メモリ・アレー間に接続された書
    込み手段とを含む1チップ半導体メモリと、 直列アクセス・モードにおいて、各前記複数レジスタの
    前記先頭番地から直列データを外部へ出力せしめ、か
    つ、ランダム・アクセス・モードにおいて、前記書込み
    手段を制御して前記デコード手段によりアドレスされた
    前記複数メモリ・アレー全ての各ロケーションの内少な
    くとも一つのメモリ・アレーのロケーションのみに前記
    入力部で受けた入力データを書込みせしめる制御装置
    と、を含むデータ処理装置。
JP3101345A 1985-01-22 1991-05-07 データ処理装置 Expired - Lifetime JP2599841B2 (ja)

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JP3101343A Pending JPH04228173A (ja) 1985-01-22 1991-05-07 半導体メモリ
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