TW202347325A - 記憶體裝置 - Google Patents

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TW202347325A TW112115164A TW112115164A TW202347325A TW 202347325 A TW202347325 A TW 202347325A TW 112115164 A TW112115164 A TW 112115164A TW 112115164 A TW112115164 A TW 112115164A TW 202347325 A TW202347325 A TW 202347325A
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金斗輝
宋政學
李燦昊
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Abstract

提供一種記憶體裝置。所述記憶體裝置包括多個多位元胞元，其中所述多個多位元胞元中的每一者包括：多個位元胞元，共同連接至行選擇線、分別連接至多條寫入字元線且分別連接至多條讀取字元線；以及輸入電路，被配置成向所述多個位元胞元提供與欲寫入的位元對應的第一訊號，其中所述多個位元胞元中的每一者包括：鎖存電路，被配置成因應於寫入字元線被啟用而接收第一訊號且因應於寫入字元線被禁用或行選擇線被禁用而鎖存第一訊號；以及讀取電路，被配置成因應於讀取字元線被啟用而向位元線輸出儲存於鎖存電路中的第一訊號。

Description

記憶體裝置
本發明概念是有關於一種包括多位元胞元的記憶體裝置及其操作方法。 [相關申請案的交叉參考]
本申請案是基於在2022年4月27日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0052232號且主張優先於所述韓國專利申請案，所述韓國專利申請案的揭露內容全文併入本案供參考。
揮發性記憶體裝置可包括動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）或類似記憶體裝置。舉例而言，SRAM可包括具有使用六個電晶體實施的6T結構或使用八個電晶體實施的8T結構的胞元。然而，在SRAM的寫入操作中，在相似的讀取操作中可能會出現被稱為半選問題（half-selected problem）的資料翻轉（data flip）。因此，期望在SRAM中防止半選問題。
本發明概念提供一種能夠防止半選問題（或半選擇問題）的多位元胞元的結構。
根據本發明概念的一個態樣，一種記憶體裝置可包括記憶體胞元陣列，所述記憶體胞元陣列包括多個多位元胞元，其中所述多個多位元胞元中的每一者包括：多個位元胞元，共同連接至行選擇線、分別連接至多條寫入字元線且分別連接至多條讀取字元線；以及輸入電路，被配置成接收資料輸入訊號且因應於所述資料輸入訊號而向所述多個位元胞元提供與欲寫入於所述多個位元胞元中的每一者中的位元對應的第一訊號，其中所述多個位元胞元中的每一者包括：鎖存電路，被配置成因應於寫入字元線被啟用而接收所述第一訊號且因應於所述寫入字元線被禁用或行選擇線被禁用而鎖存所述第一訊號；以及讀取電路，被配置成因應於讀取字元線被啟用而向位元線輸出與儲存於所述鎖存電路中的位元對應的第二訊號。
根據本發明概念的另一態樣，一種記憶體裝置可包括記憶體胞元陣列，所述記憶體胞元陣列包括多個多位元胞元，其中所述多個多位元胞元中的每一者包括輸入電路及與所述輸入電路的輸出端子連接的多個位元胞元，其中所述多個位元胞元中的每一者包括：第一傳輸閘，連接至所述輸入電路的輸出端子且被配置成自所述輸入電路接收第一資料；反相器鎖存電路，包括連接至彼此的第一反相器與第二反相器，且所述反相器鎖存電路被配置成自所述第一傳輸閘接收第一資料且鎖存所述第一資料；以及第二傳輸閘及第三傳輸閘，分別連接於所述第一反相器的輸入端子與所述第二反相器的輸出端子之間。所述反相器鎖存電路被配置成在第二傳輸閘或第三傳輸閘接通時鎖存第一資料。
根據本發明概念的另一態樣，一種包括多個多位元胞元（所述多個多位元胞元各自包括各自與寫入字元線及行選擇線連接的多個位元胞元）的記憶體裝置的操作方法可包括：自輸入電路向所述多個位元胞元中的每一者提供第一資料；因應於寫入字元線被啟用而使連接於輸入電路的輸出端子與鎖存電路的輸入端子之間的第一傳輸閘接通且使連接於鎖存電路的輸入端子與輸出端子之間的第二傳輸閘關斷；藉由使第一傳輸閘接通而將第一資料儲存於鎖存電路中；因應於寫入字元線被禁用而使第二傳輸閘接通；因應於行選擇線被啟用而使連接於鎖存電路的輸入端子與輸出端子之間的第三傳輸閘關斷且因應於行選擇線被禁用而使第三傳輸閘接通；以及藉由使第二傳輸閘接通或使第三傳輸閘接通而將第一資料鎖存於鎖存電路中。
在下文中參照附圖闡述本發明概念的各種實施例。
圖1是根據實施例的記憶體裝置100的方塊圖。
參照圖1，記憶體裝置100可包括記憶體胞元陣列110、列解碼器120、頁緩衝器130及控制邏輯電路140。
記憶體胞元陣列110可包括多個多位元胞元111。多位元胞元111可分別連接至多條差動寫入字元線WWL及WWLB、多條差動讀取字元線RWL及RWLB、多條資料輸入線D1B及D0（或者第一資料輸入線D1B及第二資料輸入線D0）、多條差動行選擇線CS及CSB以及多條讀取位元線RBL。
此處，差動寫入字元線WWL及WWLB中的每一者可包括一對寫入字元線WWL[n-1:0]及互補寫入字元線WWLB[n-1:0]。差動讀取字元線RWL及RWLB中的每一者可包括一對讀取字元線RWL[n-1:0]及互補讀取字元線RWLB[n-1:0]。所述多條資料輸入線D1B[m-1:0]及D0[m-1:0]中的每一者可包括一對資料輸入線D1B[m-1:0]及D0[m-1:0]。差動行選擇線CS及CSB中的每一者可包括一對行選擇線CS[m-1:0]及互補行選擇線CSB[m-1:0]。在此種情形中，n及m可為等於或大於2的自然數。以下參照圖3A至圖3B闡述多位元胞元111與所述各對寫入字元線（WWL[n-1:n-4]及WWLB[n-1:n-4]）、所述各對讀取字元線（RWL[n-1:n-4]及RWLB[n-1:n-4]）、所述各對行選擇線（CS[m-1:0]及CSB[m-1:0]）以及所述各對資料輸入線D1B[m-1:0]及D0[m-1:0]之間的連接關係。
多位元胞元111可由來自寫入字元線WWL、讀取字元線RWL及行選擇線CS的訊號進行操作。多位元胞元111可自資料輸入線D1B及D0接收資料訊號。多位元胞元111可將儲存於多位元胞元111中的資料輸出至讀取位元線RBL。多位元胞元111可包括多個位元胞元（未示出）。在多位元胞元111中，行選擇訊號與資料輸入訊號可分別單獨地輸入，此就半選問題而言可為有利的。以下參照圖3A至圖3K闡述多位元胞元111的結構及操作原理。
列解碼器120可對列位址進行解碼且根據解碼結果選擇對應的一對寫入字元線WWL及WWLB或者對應的一對讀取字元線RWL及RWLB。在寫入操作期間，列解碼器120可向由列位址選擇的任何一條字元線供應處於高位準「H」的字元線電壓。另外，列解碼器120可向未被列位址選擇的字元線供應處於低位準「L」的字元線電壓。
頁緩衝器130可對行位址進行解碼且根據解碼結果選擇多位元胞元111中的至少一者。在寫入操作期間，頁緩衝器130可在控制邏輯電路140的控制下向記憶體胞元陣列110的所選擇多位元胞元施加輸入外部資料訊號D。頁緩衝器130可經由資料輸入線D0及D1B輸出與欲寫入至記憶體胞元陣列110中的資料對應的訊號。頁緩衝器130可包括寫入驅動器131及輸出緩衝器132。在寫入操作期間，寫入驅動器131可將與寫入資料對應的訊號提供至資料輸入線，所述資料輸入線是在多位元胞元111的行方向上延伸的線。以下參照圖7A闡述寫入驅動器131的具體結構的實例。輸出緩衝器132可儲存自多位元胞元111輸出的資料。
控制邏輯電路140可基於自外部輸入的命令CMD、位址ADDR、控制訊號CTR等來對記憶體裝置100的整體操作進行控制。在寫入操作期間，控制邏輯電路140可控制包括頁緩衝器130在內的各種周邊電路（未示出）將資料寫入至所選擇位元胞元。控制邏輯電路140可因應於來自記憶體介面電路（未示出）的命令CMD及/或位址ADDR而輸出各種控制訊號。舉例而言，控制邏輯電路140可輸出電壓控制訊號、列位址、行位址及類似位址。
圖2是根據實施例的多位元胞元111的方塊圖。
參照圖2，多位元胞元111可包括輸入電路1111以及多個位元胞元1112及1115。如圖2中所示，一個多位元胞元111可包括一個輸入電路1111。一個多位元胞元111中所包括的位元胞元1112及1115的數目可為偶數。根據實施例，一個多位元胞元111中所包括的位元胞元的數目可為4。根據以下欲闡述的實施例，示出其中一個多位元胞元111中所包括的位元胞元的數目是2或4的實例，但多位元胞元111可包括的位元胞元的數目並非僅限於此。
參照圖2，位元胞元1112及1115可分別包括鎖存電路1112a及1115a以及讀取電路1112b及1115b。
位元胞元1112中所包括的鎖存電路1112a與讀取電路1112b可連接至彼此。位元胞元1112與位元胞元1115可共享一個輸入電路1111。多位元胞元111中的輸入電路1111可連接至位元胞元1112及1115二者。多位元胞元111中的輸入電路1111可向位元胞元1112與位元胞元1115施加相同的資料輸入訊號。
根據實施例，鎖存電路1112a可因應於被啟用的寫入字元線而接收資料輸入訊號、因應於被禁用的寫入字元線而鎖存所接收的資料輸入訊號且因應於被禁用的行選擇線而對鎖存電路進行賦能。讀取電路1112b可因應於被啟用的讀取字元線而輸出與儲存於鎖存電路1112a中的位元對應的讀取位元訊號。
以下參照圖3A所示電路圖更詳細地闡述圖2所示輸入電路1111、鎖存電路1112a及1115a以及讀取電路1112b及1115b的詳細配置。
在下文中，根據包括於根據本發明概念的多位元胞元中的位元胞元的數目而將多位元胞元表述為n位元胞元。根據實施例，包括四個位元胞元的多位元胞元被表示為4位元胞元。根據實施例，包括兩個位元胞元的多位元胞元被表示為2位元胞元。另外，表述14.5T可意指多位元胞元中所包括的多個位元胞元之中的一個位元胞元中所包括的電晶體的數目是14.5。
根據本發明概念，可提供能夠防止半選問題的記憶體裝置100。根據本發明概念，在多位元胞元111中所包括的多個位元胞元之中，可藉由使每個位元使用的互補金屬氧化物半導體（complementary metal-oxide-semiconductor，CMOS）裝置的數目最小化來實施低面積。根據本發明概念的記憶體裝置100可使用差動行選擇線CS及CSB的訊號來實行行選擇操作，且寫入驅動器可被配置成使得資料輸入線D1B及D0的訊號僅負責進行資料傳輸。
圖3A是根據實施例的4位元胞元的電路圖。
參照圖3A，示出根據實施例的14.5T記憶體胞元。參照圖3A，示出多位元胞元111，在所述多位元胞元111中四個不同的位元胞元1112、1113、1114及1115經由節點a而彼此共享輸入電路1111。參照圖3A，所述四個不同的位元胞元1112至1115中的每一者中所包括的電晶體的數目是14，且由所述四個不同的位元胞元1112至1115共享的輸入電路1111中所包括的電晶體的數目是2。因此，圖3A中所示的多位元胞元111可包括四個位元胞元1112至1115，且在多位元胞元111中所包括的位元胞元1112至1115之中，每個位元使用的裝置的數目是14.5，藉此實施低面積且同時對半選問題進行補充。
在6T SRAM或8T SRAM中，在寫入操作中，在相似的讀取操作中可能會出現被稱為半選問題的資料翻轉。半選問題在於，當與在寫入模式下選擇的位元胞元使用相同的字元線的未被選擇的位元胞元的內部節點在字元線被啟用的情況下同時連接至位元線與互補位元線時，所述未被選擇的位元胞元可能會影響所儲存的資料。另外，在將資料輸入至所選擇位元胞元的情形中，若與儲存於SRAM中的資料相反的資料被輸入至所選擇位元胞元，則會出現資料爭用（data fighting），進而導致電流消耗大。根據實施例的14.5T SRAM藉由將行選擇線與資料輸入線分開而具有對半選問題進行補充的效果。
返回參照圖3A，連接至位元胞元1112的線可包括一對寫入字元線（WWL[3]及WWLB[3]）、一對讀取字元線（RWLB[3]及RWL[3]）、一對行選擇線（CS及CSB）、以及資料輸入線D1B及D0。多位元胞元111的輸出可連接至讀取位元線RBL。根據實施例，作為連接至一個位元胞元1112的線的寫入字元線、讀取字元線及行選擇線可全部以成對方式提供。
在多位元胞元111的列方向上，一對寫入字元線（WWL[3:0]及WWLB[3:0]）及一對讀取字元線（RWL[3:0]及RWLB[3:0]）可連接至位元胞元1112至1115中的對應一者。在多位元胞元111的行方向上，一對行選擇線（CS及CSB）、資料輸入線D1B及D0以及讀取位元線RBL可連接至多位元胞元111。根據圖3A所示實施例，示出包括四個位元胞元1112至1115的多位元胞元111，使得可示出共四對寫入字元線（WWL[0:3]及WWLB[0:3]）且使得可示出共四對讀取字元線（RWL[0:3]及RWLB[0:3]）。多位元胞元111可包括根據被施加至一對寫入字元線、一對讀取字元線及一對行選擇線的訊號而被確定成接通或關斷的多個裝置。
圖3B是示出根據實施例的圖3A所示4位元胞元中的一個位元胞元的電路圖。
參照圖3B，示出圖3A所示4位元胞元中的一個位元胞元（即，位元胞元1112）及連接至位元胞元1112的輸入電路1111。
參照圖3B，在位元胞元1112中，一對寫入字元線（WWL及WWLB）與一對讀取字元線（RWL及RWLB）可在列方向上連接於一起。在位元胞元1112中，資料輸入線D1B及D0與一對行選擇線（CS及CSB）可在行方向上連接於一起。作為資料的輸出訊號的讀取位元線RBL可連接至位元胞元1112的輸出。
在下文中，寫入字元線的啟用可指其中向所述一對寫入字元線（WWL及WWLB）之中的寫入字元線WWL輸入1且向互補寫入字元線WWLB輸入0的情形。讀取字元線的啟用可指其中向所述一對讀取字元線（RWL及RWLB）之中的讀取字元線RWL輸入1且向互補讀取字元線RWLB輸入0的情形。所述一對行選擇線（CS及CSB）的啟用可指其中向行選擇線CS輸入1且向互補行選擇線CSB輸入0的情形。
根據實施例，向寫入字元線WWL輸入1可意指施加至寫入字元線WWL的字元線電壓具有高位準「H」。向寫入字元線WWL輸入0可意指施加至寫入字元線WWL的字元線電壓具有低位準「L」。此可等同地應用於讀取字元線及行選擇線。
返回參照圖3B，輸入電路1111可連接至資料輸入線D1B及D0。輸入電路1111可包括第一P通道金屬氧化物半導體（P-channel metal-oxide-semiconductor，PMOS）電晶體P0及第一N通道金屬氧化物半導體（N-channel metal-oxide semiconductor，NMOS）電晶體N0。第一PMOS電晶體P0可串聯連接至第一NMOS電晶體N0。資料輸入線D1B及D0可分別連接至第一PMOS電晶體P0的閘極及第一NMOS電晶體N0的閘極。根據實施例，第一資料輸入線D1B可連接至第一PMOS電晶體P0的閘極。第二資料輸入線D0可連接至第一NMOS電晶體N0的閘極。輸入電路1111的因應於第一資料輸入線D1B的訊號的輸出與因應於第二資料輸入線D0的訊號的輸出可彼此相反。
在寫入操作期間，第一PMOS電晶體P0可向鎖存電路1112a供應電源供應電壓（VDD），且第一NMOS電晶體N0可向鎖存電路1112a供應接地電壓（0伏特）。根據實施例，當第一PMOS電晶體P0被賦能時，可向鎖存電路1112a供應VDD。舉例而言，當第一PMOS電晶體P0被賦能時，可向鎖存電路1112a的輸入端子供應VDD。根據實施例，當第一NMOS電晶體N0被賦能時，可向鎖存電路1112a供應0伏特。舉例而言，當第一NMOS電晶體N0被賦能時，可向鎖存電路1112a的輸入端子供應0伏特。
鎖存電路1112a可包括第一傳輸閘P1及N1（或第一傳輸閘TG1）、第二傳輸閘P2及N2（或第二傳輸閘TG2）、第三傳輸閘P3及N3（或第三傳輸閘TG3）、第一反相器INV1及第二反相器INV2。鎖存電路1112a可連接至節點a，節點a是輸入電路1111的輸出端子。第一傳輸閘P1及N1可連接至輸入電路1111的輸出端子。第一傳輸閘P1及N1可將來自輸入電路1111的輸出傳輸至節點b。第一傳輸閘P1及N1可連接至所述一對寫入字元線（WWL及WWLB）且可根據寫入字元線WWL是否被啟用而接通或關斷。當寫入字元線WWL被啟用時，第一傳輸閘TG1可接通。當寫入字元線WWL被禁用時，第一傳輸閘TG1可關斷。當寫入字元線WWL被啟用時，第一傳輸閘TG1可將輸入電路1111的輸出傳輸至節點b。
第二傳輸閘P2及N2可連接於第一傳輸閘P1及N1與第二反相器INV2的輸出端子之間。第二傳輸閘P2及N2可連接於節點b與節點d之間。第二傳輸閘P2及N2連接至所述一對寫入字元線（WWL及WWLB）且可根據寫入字元線WWL是否被啟用而接通或關斷。當寫入字元線WWL被啟用時，第二傳輸閘P2及N2可關斷。當寫入字元線WWL被禁用時，第二傳輸閘P2及N2可接通。當寫入字元線WWL被禁用時，第二傳輸閘P2及N2可將訊號自節點d傳輸至節點b。在寫入模式操作期間，第二傳輸閘P2及N2可使鎖存電路1112a的節點c與節點d的回饋迴路（feedback loop）中斷。在本文中，節點b及節點c是共用節點。因此，當資料被輸入至節點c時，可消除與節點d的資料衝突，使得可降低寫入電流消耗。
第三傳輸閘P3及N3可連接於第一反相器INV1的輸入端子與第二反相器INV2的輸出端子之間。第三傳輸閘P3及N3可連接於節點c與節點d之間。第三傳輸閘P3及N3可連接至所述一對行選擇線（CS及CSB）且可根據行選擇線CS是否被啟用而接通或關斷。當行選擇線CS被啟用時，第三傳輸閘P3及N3可關斷。當行選擇線CS被禁用時，第三傳輸閘P3及N3可接通。當行選擇線CS被禁用時，第三傳輸閘P3及N3可將節點c與節點d連接至彼此。與第二傳輸閘P2及N2類似，當在寫入模式下選擇行時，第三傳輸閘P3及N3可連接至所述一對行選擇線CS及CSB，以使鎖存電路1112a中的回饋迴路中斷。
可對第一反相器INV1與第二反相器INV2中的每一者進行組合以形成反相器電路。
讀取電路1112b可包括第三反相器INV3及第四傳輸閘P4及N4（或第四傳輸閘TG4）。讀取電路1112b的輸入端子可連接至鎖存電路1112a的輸出端子。鎖存電路1112a的輸出可為讀取電路1112b的第三反相器INV3的輸入。第三反相器INV3可為自鎖存電路1112a輸出的資料的輸出緩衝器。第三反相器INV3可將具有與節點c的極性相同的極性的資料傳送至節點f。第四傳輸閘P4及N4可連接至第三反相器INV3的輸出。第四傳輸閘P4及N4可連接至所述一對讀取字元線（RWL及RWLB）。第四傳輸閘P4及N4可相依於讀取字元線RWL是否被啟用而接通或關斷。當讀取字元線RWL被啟用時，第四傳輸閘P4及N4接通，以將第三反相器INV3的輸出傳送至讀取位元線RBL。當讀取字元線RWL被禁用時，第四傳輸閘P4及N4可關斷。
根據實施例，第一傳輸閘TG1至第四傳輸閘TG4可為CMOS傳輸閘。舉例而言，第一傳輸閘TG1至第四傳輸閘TG4中的每一者可包括PMOS電晶體及NMOS電晶體。
根據實施例，鎖存電路1112a中所包括的一些裝置可為高電壓電晶體，且輸入電路1111及讀取電路1112b中所包括的裝置可為低電壓電晶體。根據實施例，輸入電路1111中所包括的第一PMOS電晶體P0及第一NMOS電晶體N0以及讀取電路1112b中所包括的第三反相器INV3及第四傳輸閘P4及N4可被設計成具有較一般性電晶體低的臨限電壓。由於輸入電路1111及讀取電路1112b中所包括的電晶體作為低電壓電晶體而被提供，因此可實行快速切換操作。鎖存電路1112a中所包括的第二傳輸閘P2及N2、第三傳輸閘P3及N3、第一反相器INV1及第二反相器INV2可為高電壓電晶體。鎖存電路1112a中所包括的第二傳輸閘P2及N2、第三傳輸閘P3及N3、第一反相器INV1及第二反相器INV2可被設計成具有較一般性電晶體高的臨限電壓。對於相對快速的資料傳輸而言，可對輸入電路1111及讀取電路1112b中所包括的裝置應用低電壓電晶體，且可由於內部資料儲存不需要快速傳輸而對鎖存電路1112a應用高電壓電晶體。作為另外一種選擇，輸入電路1111及讀取電路1112b中所包括的電晶體中的每一者可具有較鎖存電路1112a中所包括的電晶體中的每一者低的臨限電壓。
圖3C示出根據實施例的記憶體裝置100的寫入模式下的真值表。
圖3C是示出在寫入模式下SRAM資料根據列、行及資料輸入的改變的偏壓條件表。
在以下各表及對本發明概念的說明中未被選擇或不被選擇可意指向對應的線輸入0。
參照圖3C，當未選擇列及行時，鎖存電路1112a中表示資料的節點c可保持先前的資料，且可不輸入新的資料。舉例而言，藉由因應於寫入字元線WWL的禁用而使第一傳輸閘TG1關斷，可不輸入新的資料。當未選擇列或行時，可在鎖存電路1112a中維持先前的資料，且可不輸入新的資料。舉例而言，當選擇列且未選擇行時，藉由因應於資料輸入線D1B及D0的訊號（例如，D1B = 1、D0 = 0）而使輸入電路1111的第一PMOS電晶體P0及第一NMOS電晶體N0關斷，可不輸入新的資料。參照圖3C，當選擇列及行二者時，可將自資料輸入線輸入的資料的值寫入至節點c。在實施例中，可基於輸入資料及行選擇線CS的訊號來決定資料輸入線D1B及D0的訊號。舉例而言，當未選擇行時，不論輸入資料如何，資料輸入線D1B及D0的訊號均分別為1及0。當選擇行時，資料輸入線D1B及D0的訊號因應於輸入資料「0」而為1，且資料輸入線D1B及D0的訊號因應於輸入資料「1」而為0。
圖3D示出根據實施例的記憶體裝置100的讀取模式下的真值表。
圖3D是示出在讀取模式下記憶體裝置100的根據對讀取字元線RWL的選擇的資料輸出的真值表。參照圖3D，不論是否選擇讀取字元線RWL，作為第三反相器INV3的輸出的節點f均可輸出儲存於鎖存電路1112a中的資料。當未選擇讀取字元線RWL時，讀取位元線RBL可相依於是否選擇所連接的多工器MUX而處於高阻抗（high impedance，Hi-z）狀態或作為另一位元胞元的輸出值的1或0。
當選擇讀取字元線RWL時，可經由連接至讀取字元線RWL的第四傳輸閘P4及N4將節點f的資料連接至讀取位元線RBL，以輸出儲存於鎖存電路1112a中的資料。
圖3E至圖3K是示出根據實例性實施例的記憶體裝置100中的資料路徑的圖。
圖3E示出當在根據實施例的記憶體裝置100的寫入模式下未選擇列及行時的資料路徑。
參照圖3E，當未選擇列及行時，寫入字元線WWL及行選擇線CS二者均被禁用。因此，第一PMOS電晶體P0、第一NMOS電晶體N0以及第一傳輸閘P1及N1可關斷。第二傳輸閘P2及N2以及第三傳輸閘P3及N3可接通。因此，可經由節點c-＞節點e-＞節點d-＞節點c的反相器鎖存路徑來維持鎖存電路1112a中的資料。
在此種情形中，當寫入字元線WWL在行選擇線CS之前被禁用時，資料路徑可為節點c→節點e→節點d→節點b→節點c。
圖3F示出在根據實施例的記憶體裝置100的寫入模式下未選擇列且僅選擇行的情形中的資料路徑。
當未選擇列時，寫入字元線WWL被禁用，且當選擇行時，行選擇線CS被啟用。當藉由以下闡述的寫入驅動器的邏輯結構選擇行時，資料輸入線D1B及D0亦被啟用（例如，D1B = 0且D0 = 1），使得可經由第一PMOS電晶體P0或第一NMOS電晶體N0將資料傳輸至節點a。然而，由於寫入字元線WWL被禁用，因此第一傳輸閘P1及N1可關斷，使得可不將資料傳輸至節點c。由於寫入字元線WWL的禁用及行選擇線CS的啟用，第二傳輸閘P2及N2可接通且第三傳輸閘P3及N3可關斷。因此，鎖存電路1112a中的資料路徑重複節點c-節點e-節點d-節點b-節點c，使得可維持儲存於鎖存電路1112a中的資料。
圖3G示出在根據實施例的記憶體裝置100的寫入模式下選擇列但未選擇行的情形中的資料路徑。
當選擇列時，寫入字元線WWL被啟用，且當未選擇行時，行選擇線CS被禁用。根據本發明概念，由於位元胞元的不是寫入目標的行選擇線CS未被啟用，因此資料輸入線D1B及D0亦被寫入驅動器禁用（例如，D1B = 1且D0 = 0），使得第一PMOS電晶體P0及第一NMOS電晶體N0可關斷。此時，由於寫入字元線WWL被啟用，因此第一傳輸閘P1及N1可接通，使得節點a可維持與節點c的電壓相同的電壓。第二傳輸閘P2及N2可因寫入字元線WWL的啟用而關斷，且第三傳輸閘P3及N3可因行選擇線CS的禁用而接通。由此，可在鎖存電路1112a中啟用回饋迴路，且可維持儲存於鎖存電路1112a中的內部資料。根據實施例，其中現有資料被維持為列被選擇且行未被選擇的條件可為與用於在寫入時維持現有資料而不寫入特定位元的位元寫入掩蔽功能（bit write mask function）相同的偏壓條件。
圖3H示出當在根據實施例的記憶體裝置100的寫入模式下選擇列及行二者且資料輸入為0時的資料路徑。
當選擇列及行二者時，寫入字元線WWL及行選擇線CS二者均可被啟用。當寫入字元線WWL及行選擇線CS二者均被啟用時，資料輸入線D1B及D0亦可被啟用。
當選擇行且經由資料輸入線D1B及D0傳送資料時，若資料輸入為0，則第一PMOS電晶體P0可關斷且第一NMOS電晶體N0可接通，使得可將節點a放電至零。由於寫入字元線WWL的啟用，第一傳輸閘P1及N1可接通且可經由節點a將節點c放電至0伏特。此時，第二傳輸閘P2及N2以及第三傳輸閘P3及N3二者均由於寫入字元線WWL的啟用及行選擇線CS的啟用而被關斷，且因此節點c與節點d可彼此電性分開。因此，回饋迴路被中斷，且可防止在寫入期間出現資料衝突問題。
圖3I示出當在根據實施例的記憶體裝置100的寫入模式下選擇列及行二者且資料輸入為1時的資料路徑。
當選擇行且經由資料輸入線D1B及D0傳送資料時，若資料輸入為1，則第一PMOS電晶體P0可接通且第一NMOS電晶體N0可關斷，使得可將節點a充電至VDD。由於寫入字元線WWL的啟用，第一傳輸閘P1及N1可接通且可經由節點a將節點c充電至VDD。此時，第二傳輸閘P2及N2以及第三傳輸閘P3及N3二者均由於寫入字元線WWL的啟用及行選擇線CS的啟用而關斷，使得節點c與節點d可彼此電性分開。因此，回饋迴路可被中斷，且可防止在寫入期間出現資料衝突問題。
圖3J示出當在根據實施例的記憶體裝置100的讀取模式下未選擇列時的資料路徑。
在此種情形中，由於記憶體裝置100不處於寫入模式，因此寫入字元線WWL、資料輸入線D1B及D0以及行選擇線CS全部被禁用。因此，第一PMOS電晶體P0、第一NMOS電晶體N0以及第一傳輸閘P1及N1可關斷，且第二傳輸閘P2及N2以及第三傳輸閘P3及N3可接通以維持資料。
另外，由於未選擇讀取字元線RWL，因此讀取字元線RWL亦被禁用，使得經由第三反相器INV3的輸出可不被傳輸至讀取位元線RBL。此時，讀取位元線RBL的節點可處於高阻抗（Hi-z）或作為來自另一位元胞元的輸出的1或0。
圖3K示出當在根據實施例的記憶體裝置100的讀取模式下選擇列時的資料路徑。
在此種情形中，由於記憶體裝置100不處於寫入模式，因此寫入字元線WWL、資料輸入線D1B及D0以及行選擇線CS全部被禁用。因此，第一PMOS電晶體P0、第一NMOS電晶體N0以及第一傳輸閘P1及N1可關斷，且第二傳輸閘P2及N2以及第三傳輸閘P3及N3可接通以維持資料。
由於讀取字元線RWL被選擇，因此讀取字元線RWL被啟用，使得第三反相器INV3的輸出可被傳輸至讀取位元線RBL以輸出資料。
圖4A是根據實施例的多位元胞元的電路圖。
在以下圖4A、圖5A及圖6A所示實施例中，省略與以上參照圖3A闡述的多位元胞元的結構相同的配置的說明。
參照圖4A，一個多位元胞元112可包括輸入電路1121及兩個位元胞元1122及1123。所述兩個位元胞元1122及1123中的每一者的結構可與圖3B所示位元胞元1112的結構相同。多位元胞元112中所包括的電晶體可包括輸入電路1121的兩個電晶體及所述兩個位元胞元1122及1123中所包括的14×2（28）個電晶體（共30個電晶體）。亦即，可以其中每一個位元胞元具有15個電晶體的結構來提供根據圖4A所示實施例的多位元胞元112。相較於圖3A，存在可減小連接至輸入電路1121的節點a的負載電容的效果，且因此可改善效能。
圖4B是示出根據實施例的圖4A所示多位元胞元112的連接關係的方塊圖。
參照圖4B，揭露其中圖4A所示多位元胞元112連接至一對寫入字元線（WWL及WWLB）及一對讀取字元線（RWL及RWLB）、資料輸入線D1B及D0以及一對行選擇線（CS及CSB）的方塊圖。
由於圖4A中所示的多位元胞元112包括兩個位元胞元，因此可存在連接至一個多位元胞元112的兩對寫入字元線及讀取字元線。連接至一個多位元胞元112的寫入字元線可為WWL[n-1:n-2]及WWLB[n-1:n-2]，且連接至一個多位元胞元112的讀取字元線可為RWL[n-1:n-2]及RWLB[n-1:n-2]。佈置於行方向上的多位元胞元112可共享一對資料輸入線D1B[m-1:0]及D0[m-1:0]以及一對行選擇線CS[m-1:0]及CSB[m-1:0]。佈置於行方向上的多位元胞元112的輸出可連接至讀取位元線RBL[m-1:0]中的一者。作為在行方向上輸入的訊號的資料輸入訊號及行選擇訊號可為來自寫入驅動器131a的輸出。作為在行方向上輸出的訊號的讀取位元訊號可被傳輸至輸出緩衝器132a。寫入驅動器131a及輸出緩衝器132a可包括於圖1所示頁緩衝器130中。
圖5A是根據實施例的多位元胞元113的電路圖。
參照圖5A，一個多位元胞元113可包括輸入電路1131及四個位元胞元1132、1133、1134及1135。位元胞元1132可包括讀取電路1132b，位元胞元1133可包括讀取電路1133b，位元胞元1134可包括讀取電路1134b，且位元胞元1135可包括讀取電路1135b。根據圖5A所示實施例，讀取電路1132b、1133b、1134b及1135b中的每一者的結構與上述結構不同。圖5A中所示的讀取電路1132b、1133b、1134b及1135b可分別包括第二NMOS電晶體N5_0至N5_3及第三NMOS電晶體N6_0至N6_3。根據實施例，第二NMOS電晶體N5_0至N5_3可用作鎖存電路的輸出緩衝器。根據實施例，第二NMOS電晶體N5_0至N5_3可實行與圖3B所示第三反相器INV3相同的功能。第三NMOS電晶體N6_0至N6_3可用作判斷是否輸出資料的開關。讀取位元線RBL可連接至第三NMOS電晶體N6_0至N6_3的輸出。
多位元胞元113中所包括的電晶體可包括輸入電路1131的兩個電晶體及所述四個位元胞元1132至1135中所包括的12×4（48）個電晶體（共50個電晶體）。可以其中每個位元胞元具有12.5個電晶體的結構提供根據圖5A的實施例的多位元胞元113。每個位元胞元所包括的電晶體的數目可相較於圖3A而少兩個。根據圖5A所示實施例，藉由將讀取電路1132b、1133b、1134b及1135b改變成包括兩個NMOS電晶體的結構以將每個位元胞元使用的裝置的數目減少至12.5，可預期達成減小位元胞元的面積的效果。
圖5B是示出根據實施例的圖5A所示多位元胞元113的連接關係的方塊圖。
由於根據圖5A的多位元胞元113包括四個位元胞元1132至1135，因此可存在連接至一個多位元胞元113的四對寫入字元線（WWL及WWLB）及四對讀取字元線（RWL）。參照圖5B，連接至一個多位元胞元113的寫入字元線可為WWL[n-1:n-4]及WWLB[n-1:n-4]，且連接至一個多位元胞元113的讀取字元線可為RWL[n-1:n-4]。根據實施例，圖5A中所示的多位元胞元113使用一個NMOS電晶體作為用於判斷是否進行讀取的開關，且因此可以單一線形式而非成對形式來提供讀取字元線RWL。佈置於行方向上的多位元胞元113可共享一對資料輸入線D1B[m-1:0]及D0[m-1:0]以及一對行選擇線CS[m-1:0]及CSB[m-1:0]。佈置於行方向上的多位元胞元113的輸出可連接至讀取位元線RBL[m-1:0]中的一者。作為在行方向上輸入的訊號的資料輸入訊號及行選擇訊號可為寫入驅動器131b的輸出。作為在行方向上輸出的訊號的讀取位元訊號可被傳送至感測電路133b及輸出緩衝器132b。寫入驅動器131b、感測電路133b及輸出緩衝器132b可包括於圖1所示頁緩衝器130中。根據圖5A所示實施例，讀取電路1132b、1133b、1134b及1135b中的每一者僅包括NMOS電晶體，且記憶體裝置100可更包括在讀取操作期間使用的附加電路，例如預充電電路或感測放大器（sense amplifier，S/A）電路。
圖6A是根據實施例的多位元胞元114的電路圖。
參照圖6A，一個多位元胞元114可包括輸入電路1141及兩個位元胞元1142及1143。位元胞元1142可包括讀取電路1142b，且位元胞元1143可包括讀取電路1143b。根據圖6A所示實施例，讀取電路1142b及1143b中的每一者的結構與圖5A所示實施例的結構相同。根據圖6A的讀取電路1142b及1143b可分別包括第二NMOS電晶體N5_0及N5_1以及第三NMOS電晶體N6_0及N6_1。
根據圖6A所示實施例的多位元胞元114中所包括的電晶體包括輸入電路1141的兩個電晶體及所述兩個位元胞元1142及1143中所包括的12×2（24）個電晶體（共26個電晶體）。可以其中每個位元胞元具有13個電晶體的結構提供根據圖6A的實施例的多位元胞元114。每個位元胞元所包括的電晶體的數目可相較於圖3A而少1.5個。根據圖6A所示實施例，藉由將讀取電路1112b改變成包括兩個NMOS電晶體的結構以將每個位元胞元使用的裝置的數目減少至13個，可預期達成減小位元胞元的面積的效果。另外，由於多位元胞元114中所包括的位元胞元的數目相較於圖5A得到減少，因此可藉由減少節點a的負載電容來改善寫入效能。
圖6B是示出根據圖6A所示實施例的多位元胞元114的連接關係的方塊圖。
由於圖6A中所示的多位元胞元114包括兩個位元胞元，因此可存在連接至一個多位元胞元114的兩對寫入字元線（WWL及WWLB）及兩條讀取字元線（RWL）。連接至一個多位元胞元114的寫入字元線可為WWL[n-1:n-2]及WWLB[n-1:n-2]，且連接至一個多位元胞元114的讀取字元線可為RWL[n-1:n-2]。作為在行方向上輸入的訊號的資料輸入訊號及行選擇訊號可為來自寫入驅動器131c的輸出。作為在行方向上輸出的訊號的讀取位元訊號可被傳送至感測電路133c及輸出緩衝器132c。寫入驅動器131c、感測電路133c及輸出緩衝器132c可包括於圖1所示頁緩衝器130中。
根據本發明概念的記憶體裝置100可藉由使資料輸入線與行選擇線分開以經由單獨的線實行資料輸入與行選擇來解決半選問題。
圖7A是根據實施例的寫入驅動器1310的結構。
參照圖7A，寫入驅動器1310可為行方向寫入驅動電路。圖7B示出根據實施例的圖7A所示寫入驅動器1310的每一輸入/輸出真值表。
圖7A所示寫入驅動器1310可包括於圖1所示記憶體裝置100的頁緩衝器130中。圖7A中所示的寫入驅動器1310可接收三個訊號且輸出四個訊號。寫入驅動器1310可接收三個訊號且在行方向上單獨輸出資料輸入訊號D1B及D0與行選擇訊號CS及CSB。在本文中，為便於闡述，用語資料輸入線D1B及D0與資料輸入訊號D1B及D0可互換地使用，且用語行選擇線CS及CSB與行選擇訊號CS及CSB可互換地使用。
在根據圖7A的寫入驅動器的情形中，為了防止節點c與節點d之間的資料爭用問題，應在選擇行之後（即，在圖3A中的第三傳輸閘P3及N3關斷且回饋迴路中斷之後）啟用寫入模式下的資料訊號。因此，根據圖7A所示寫入驅動器1310，揭露如下的邏輯結構：所述邏輯結構使得僅在首先啟用行選擇訊號CS及CSB（例如，CS=1且CSB=0）之後才啟用資料輸入訊號D1B及D0（例如，D1B=0且D0=1）。
參照圖7B所示真值表對此進行更詳細地闡述。
參照圖7A，寫入驅動器1310可包括第一反或閘1311、第二反或閘1314、第四反相器1312及反及閘1313。參照圖7A，第一反或閘1311的輸入可為位元寫入賦能反相（bit write enable bar，BWEB）訊號及寫入y位址反相（write y-address bar，WYB）訊號。位元寫入賦能反相（BWEB）訊號可為位元寫入賦能（BWE或WE）訊號的互補訊號。寫入y位址反相（WYB）訊號可為行方向上的寫入訊號的互補訊號。D（輸入資料）訊號可為外部資料訊號。在寫入模式或寫入操作期間，BWEB訊號及WYB訊號二者均為0，且可選擇應對應的行。
第四反相器1312的輸入可為第一反或閘1311的輸出。反及閘1313的輸入可為D訊號以及第一反或閘1311的輸出。第二反或閘1314的輸入可為第四反相器1312的輸出以及D訊號。
就第一反或閘1311而言，當BWEB訊號及WYB訊號二者均為0時，第一反或閘1311的輸出可為1。就第一反或閘1311而言，當BWEB訊號及WYB訊號中的至少一者為1時，第一反或閘1311的輸出可為0。行選擇線的訊號CS與CSB可藉由第一反或閘1311及第四反相器1312而彼此互補。
可由反及閘1313及第二反或閘1314輸出被輸入至輸入電路的資料輸入訊號。輸入D訊號可為包括關於資料的資訊的外部訊號。就反及閘1313而言，當第一反或閘1311的輸出以及D訊號中的至少一者為0時，反及閘1313的輸出可為1。就反及閘1313而言，當第一反或閘1311的輸出以及D訊號二者均為1時，反及閘1313的輸出可為0。在第二反或閘1314的情形中，當D訊號以及第四反相器1312的輸出二者均是0時，第二反或閘1314的輸出可為1。當D訊號以及第四反相器1312的輸出中的至少一者為1時，第二反或閘1314的輸出可為0。
參照圖7A及圖7B，當行選擇線被禁用時（即，當第一反或閘1311的輸出為0時），D1B的輸出為1且D0的輸出為0。如上所述，可將D1B輸入至第一PMOS電晶體P0的閘極，且可將D0輸入至第一NMOS電晶體N0的閘極。因此，當行選擇線被禁用時，第一PMOS電晶體P0及第一NMOS電晶體N0二者均可被禁用。當行選擇線被啟用時（即，當第一反或閘1311的輸出為1時），第一PMOS電晶體P0及第一NMOS電晶體N0中的任一者可被啟用，且可傳送資料。
第一反或閘1311的輸出可為CS訊號，第四反相器1312的輸出可為CSB訊號，反及閘1313的輸出可為D1B訊號，且第二反或閘1314的輸出可為D0訊號。CS訊號及CSB訊號可為行選擇線的訊號，且D1B訊號及D0訊號可為施加至輸入電路的資料輸入線的訊號。
圖8是根據實施例的與記憶體裝置100的操作相關的訊號的定時圖。
參照圖8，與根據實施例的記憶體裝置的操作相關的訊號可被劃分成自外部輸入的訊號與位於多位元胞元內部的裝置的訊號。自外部輸入的訊號可指自記憶體胞元陣列的外部輸入的訊號。自外部輸入的訊號可包括寫入賦能訊號WE（或位元寫入賦能訊號BWE）、寫入訊號在行方向上的互補訊號WYB、行選擇訊號CS/CSB、資料輸入訊號D1B/D0及寫入字元線訊號WWL/WWLB。寫入賦能訊號WE可為自圖1所示控制邏輯電路140施加的訊號。寫入賦能訊號WE可啟用讀取字元線RWL、或寫入字元線WWL、或行選擇線CS。寫入訊號在行方向上的互補訊號WYB可為自圖1所示控制邏輯電路140施加的訊號。寫入訊號在行方向上的互補訊號WYB可與寫入賦能訊號WE互補。行選擇訊號CS/CSB可為自圖1所示頁緩衝器130施加的訊號。行選擇訊號CS/CSB及資料輸入訊號D1B/D0可為來自圖1所示頁緩衝器130中的寫入驅動器131的輸出訊號。
參照圖8，當寫入賦能訊號在時間點t1自0改變成1時，互補訊號WYB在時間點t2自1改變成0。行選擇訊號CS/CSB在時間點t3被寫入驅動器的邏輯結構啟用，且因此亦可在時間點t4依序啟用資料輸入訊號D1B/D0。亦可在時間點t5啟用寫入字元線訊號WWL/WWLB。
可根據自外部輸入的訊號是否被啟用來確定位於位元胞元內部的裝置的接通/關斷定時。可根據行選擇訊號CS/CSB是否被啟用來判斷第三傳輸閘TG3是接通還是關斷。當行選擇訊號CS/CSB被啟用時，第三傳輸閘TG3可在時間點t3關斷。可根據寫入字元線訊號WWL/WWLB是否被啟用來判斷第二傳輸閘TG2是接通還是關斷。當寫入字元線訊號WWL/WWLB被啟用時，第二傳輸閘TG2可在時間點t5關斷。可根據寫入字元線訊號WWL/WWLB是否被啟用來判斷第一傳輸閘TG1是接通還是關斷。當寫入字元線訊號WWL/WWLB被啟用時，第一傳輸閘TG1可在時間點t5接通。
舉例而言，由於資料輸入訊號在寫入字元線訊號被啟用且行選擇訊號被啟用時是有效的，因此可將被輸入至輸入電路的資料傳送至節點a。另外，當寫入字元線訊號被啟用時，回饋迴路由於第二傳輸閘TG2的關斷而中斷，使得鎖存電路的反相器鎖存器SRAM LATCH可關斷，且同時，可將節點a的資料傳輸至節點c。因此，在寫入字元線訊號的啟用時段（時間點t5至時間點t6）期間將資料寫入至鎖存電路，且此後，當寫入字元線訊號被禁用時（在時間點t6之後），停止資料傳輸且使鎖存器接通，使得資料可被保持。
圖9是根據實施例的記憶體裝置的操作方法的流程圖。
參照圖9，記憶體裝置的控制邏輯電路啟用連接至多位元胞元的寫入字元線及行選擇線（S910）。當寫入字元線及行選擇線被啟用時，多位元胞元中的第一傳輸閘P1及N1可接通，第二傳輸閘P2及N2可關斷，且第三傳輸閘P3及N3可關斷。另外，可由於行選擇線的啟用而啟用連接至輸入電路的資料輸入線（S920）。當資料輸入線被啟用時，第一PMOS電晶體P0及第一NMOS電晶體N0中的一者可接通。當第一PMOS電晶體P0及第一NMOS電晶體N0中的任一者接通時，多位元胞元可判斷輸入資料是0還是1（S930）。當輸入資料為0時，第一PMOS電晶體P0可關斷且第一NMOS電晶體N0可接通。在此種情形中，可將鎖存電路的輸入端子放電至0伏特（S931）。當輸入資料為1而非0時，第一PMOS電晶體P0可接通且第一NMOS電晶體N0可關斷。在此種情形中，可使用VDD對鎖存電路的輸入端子進行充電（S942）。
圖10是根據實施例的系統晶片的方塊圖。
圖10是示出根據實施例的系統晶片（system-on-chip，SoC）200的方塊圖。SoC 200可指其中整合有計算系統的組件或另一電子系統的組件的積體電路。舉例而言，作為SoC 200的實例的應用處理器（application processor，AP）可包括用於其他功能的處理器及組件。如圖10中所示，SoC 200可包括核心201、數位訊號處理器（digital signal processor，DSP）202、圖形處理單元（graphics processing unit，GPU）203、內置記憶體（built-in memory）204、通訊介面（communication interface，I/F）205及記憶體介面206。SoC 200的組件可經由匯流排207而彼此進行通訊。SoC 200的組件可基於特定的供應電壓進行操作。
核心201可對指令進行處理且可對SoC 200中所包括的組件的操作進行控制。舉例而言，核心201可藉由對一系列指令進行處理來驅動作業系統且在作業系統上執行應用。DSP 202可藉由對數位訊號（例如，自通訊介面205提供的數位訊號）進行處理來產生有用的資料。GPU 203可根據自內置記憶體204或記憶體介面206提供的影像資料產生用於在顯示裝置上輸出的影像的資料，且可對影像資料進行編碼。在一些實施例中，以上參照圖式闡述的記憶體裝置可作為快取記憶體及/或緩衝器而包括於核心201、DSP 202及/或GPU 203中。因此，核心201、DSP 202及/或GPU 203可由於記憶體裝置的高可靠性及高效率而亦具有高可靠性及高效率。
內置記憶體204可儲存核心201、DSP 202及GPU 203進行操作所需的資料。在一些實施例中，內置記憶體204可包括以上參照圖式闡述的記憶體裝置。因此，內置記憶體204可提供可靠的寫入操作、可具有減小的面積及功耗，且因此SoC 200的操作可靠性及效率可得到改善。
通訊介面205可提供用於通訊網路或一對一通訊的介面。記憶體介面206可為SoC 200的外部記憶體（例如，動態隨機存取記憶體（DRAM）、快閃記憶體或類似記憶體）提供介面。
儘管已參照本發明概念的實施例具體示出並闡述了本發明概念，然而應理解，可在不背離以下申請專利範圍的精神及範圍的條件下對其進行形式及細節上的各種改變。
100:記憶體裝置 110:記憶體胞元陣列 111、112、113、114:多位元胞元 120:列解碼器 130:頁緩衝器 131、131a、131b、131c、1310:寫入驅動器 132、132a、132b、132c:輸出緩衝器 133b、133c:感測電路 140:控制邏輯電路 200:系統晶片（SoC） 201:核心 202:數位訊號處理器（DSP） 203:圖形處理單元（GPU） 204:內置記憶體 205:通訊介面 206:記憶體介面 1111、1121、1131、1141:輸入電路 1112、1113、1114、1115、1122、1123、1132、1133、1134、1135、1142、1143:位元胞元 1112a、1115a:鎖存電路 1112b、1115b、1132b、1133b、1134b、1135b、1142b、1143b:讀取電路 1311:第一反或閘 1312:第四反相器 1313:反及閘 1314:第二反或閘 ADDR:位址 a、b、c、d、e、f:節點 CMD:命令 CS:差動行選擇線/行選擇線/行選擇訊號/訊號 CS[0]、CS[1]、CS[m-1]:行選擇線 CSB:差動行選擇線/行選擇線/互補行選擇線/行選擇訊號/訊號 CSB[0]、CSB[1]、CSB[m-1]:互補行選擇線 CTR:控制訊號 D:訊號/輸入外部資料訊號 D0:第二資料輸入線/資料輸入線/資料輸入訊號/訊號 D0[0]、D0[1]、D0[m-1]、D1B[0]、D1B[1]、D1B[m-1]:資料輸入線 D1B:第一資料輸入線/資料輸入線/資料輸入訊號/訊號 INV1:第一反相器 INV2:第二反相器 INV3:第三反相器 N0:第一NMOS電晶體 N1、P1、TG1:第一傳輸閘 N2、P2、TG2:第二傳輸閘 N3、P3、TG3:第三傳輸閘 N4、P4、TG4:第四傳輸閘 N5_0、N5_1、N5_2、N5_3:第二NMOS電晶體 N6_0、N6_1、N6_2、N6_3:第三NMOS電晶體 P0:第一PMOS電晶體 RBL、RBL[0]、RBL[1]、RBL[m-1]:讀取位元線 RWL:差動讀取字元線/讀取字元線 RWL[0]、RWL[1]、RWL[2]、RWL[3]、RWL[n-4]、RWL[n-2]、RWL[n-1]:讀取字元線 RWLB:差動讀取字元線/讀取字元線/互補讀取字元線 RWLB[0]、RWLB[1]、RWLB[2]、RWLB[3]、RWLB[n-4]、RWLB[n-2]、RWLB[n-1]:讀取字元線/互補讀取字元線 S910、S920、S930、S931、S942:操作 t 1、t 2、t 3、t 4、t 5、t 6:時間點 WE:寫入賦能訊號 WWL:差動寫入字元線/寫入字元線/寫入字元線訊號 WWL[0]、WWL[1]、WWL[2]、WWL[3]、WWL[n-4]、WWL[n-2]、WWL[n-1]:寫入字元線 WWLB:差動寫入字元線/寫入字元線/互補寫入字元線/寫入字元線訊號 WWLB[0]、WWLB[1]、WWLB[2]、WWLB[3]、WWLB[n-4]、WWLB[n-2]、WWLB[n-1]:寫入字元線/互補寫入字元線 WYB:互補訊號/訊號
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是根據實施例的記憶體裝置的方塊圖。 圖2是根據實施例的多位元胞元的方塊圖。 圖3A是根據實施例的4位元胞元的電路圖。 圖3B是示出根據實施例的圖3A所示4位元胞元中的一個位元胞元的電路圖。 圖3C示出根據實施例的記憶體裝置的寫入模式下的真值表。 圖3D示出根據實施例的記憶體裝置的讀取模式下的真值表。 圖3E至圖3K是示出根據實施例的記憶體裝置中的各種操作中的資料路徑的圖。 圖4A是根據實施例的多位元胞元的電路圖。 圖4B是示出根據實施例的圖4A所示多位元胞元的連接關係的方塊圖。 圖5A是根據實施例的多位元胞元的電路圖。 圖5B是示出根據實施例的圖5A所示多位元胞元的連接關係的方塊圖。 圖6A是根據實施例的多位元胞元的電路圖。 圖6B是示出根據圖6A所示實施例的多位元胞元的連接關係的方塊圖。 圖7A是根據實施例的寫入驅動器的結構。 圖7B是根據實施例的圖7A所示寫入驅動器的真值表。 圖8是根據實施例的與記憶體裝置的操作相關的訊號的定時圖。 圖9是根據實施例的記憶體裝置的操作方法的流程圖。 圖10是根據實施例的系統晶片的方塊圖。
111:多位元胞元
1111:輸入電路
1112、1115:位元胞元
1112a、1115a:鎖存電路
1112b、1115b:讀取電路

Claims (10)

  1. 一種記憶體裝置，包括： 記憶體胞元陣列，包括多個多位元胞元， 其中所述多個多位元胞元中的每一者包括： 多個位元胞元，共同連接至行選擇線、分別連接至多條寫入字元線且分別連接至多條讀取字元線；以及 輸入電路，被配置成接收資料輸入訊號且因應於所述資料輸入訊號而向所述多個位元胞元提供與欲寫入於所述多個位元胞元中的每一者中的位元對應的第一訊號，且 其中所述多個位元胞元中的每一者包括： 鎖存電路，被配置成因應於所述多條寫入字元線中的寫入字元線被啟用而接收所述第一訊號且因應於所述寫入字元線被禁用或所述行選擇線被禁用而鎖存所述第一訊號；以及 讀取電路，被配置成因應於所述多條讀取字元線中的讀取字元線被啟用而向位元線輸出與鎖存於所述鎖存電路中的位元對應的第二訊號。
  2. 如請求項1所述的記憶體裝置，其中所述輸入電路包括： P通道金屬氧化物半導體（PMOS）電晶體，被配置成因應於所述資料輸入訊號中的第一資料輸入訊號而提供所述第一訊號；以及 N通道金屬氧化物半導體（NMOS）電晶體，串聯連接至所述P通道金屬氧化物半導體電晶體，且所述N通道金屬氧化物半導體電晶體被配置成因應於所述資料輸入訊號中的第二資料輸入訊號而提供所述第一訊號。
  3. 如請求項1所述的記憶體裝置，其中所述鎖存電路包括： 第一傳輸閘，連接於所述輸入電路的輸出端子與第一節點之間；以及 第二傳輸閘及第三傳輸閘，分別連接於所述第一節點與第二節點之間。
  4. 如請求項3所述的記憶體裝置，其中所述鎖存電路更包括： 第一反相器，包括連接至所述第一節點的輸入端子；以及 第二反相器，包括與所述第一反相器的輸出端子連接的輸入端子以及連接至所述第二節點的輸出端子。
  5. 如請求項3所述的記憶體裝置，其中： 所述第一傳輸閘被配置成因應於所述寫入字元線被啟用而接通， 所述第二傳輸閘被配置成因應於所述寫入字元線被禁用而接通，且 所述第三傳輸閘被配置成因應於所述行選擇線被禁用而接通。
  6. 如請求項1所述的記憶體裝置，其中所述讀取電路包括： 反相器，被配置成接收來自所述鎖存電路的輸出；以及 傳輸閘，連接於所述反相器的輸出端子與所述位元線之間。
  7. 如請求項1所述的記憶體裝置，其中所述讀取電路包括： 第一N通道金屬氧化物半導體（NMOS）電晶體，被配置成接收來自所述鎖存電路的輸出；以及 第二N通道金屬氧化物半導體電晶體，因應於所述讀取字元線被啟用而電性連接於所述第一N通道金屬氧化物半導體電晶體與所述位元線之間。
  8. 如請求項1所述的記憶體裝置，更包括： 寫入驅動器，被配置成： 在所述記憶體裝置的寫入操作期間將與寫入資料對應的所述資料輸入訊號提供至資料輸入線，所述資料輸入線是在所述記憶體胞元陣列的行方向上延伸的線，以及 向所述行選擇線提供行選擇線訊號。
  9. 如請求項8所述的記憶體裝置，其中所述寫入驅動器包括： 第一反或閘，被配置成接收寫入賦能訊號及行位址訊號； 第四反相器，被配置成接收來自所述第一反或閘的輸出； 反及閘，被配置成接收外部資料訊號及來自所述第一反或閘的所述輸出；以及 第二反或閘，被配置成接收來自所述第四反相器的輸出及所述外部資料訊號。
  10. 如請求項9所述的記憶體裝置，其中： 所述第一反或閘被配置成輸出所述行選擇線訊號， 所述第四反相器被配置成輸出互補行選擇線訊號， 所述反及閘被配置成輸出所述資料輸入訊號中的第一資料輸入訊號，且 所述第二反或閘被配置成輸出所述資料輸入訊號中的第二資料輸入訊號。
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