TW201919063A - 靜態隨機存取記憶體裝置 - Google Patents

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桑吉夫 庫馬爾 甄恩
阿圖爾 卡多奇
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台灣積體電路製造股份有限公司
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Abstract

本發明提供一種靜態隨機存取記憶體裝置，靜態隨機存取記憶體裝置包括電壓輸入端、位準偏移器、記憶胞以及感測放大器。電壓輸入端被配置成接收位於第一電壓準位的第一信號的電壓輸入端。位準偏移器連接到電壓輸入端以接收第一信號，且位準偏移器的輸出端被配置成輸出位於第二電壓準位的第二信號，第二電壓準位高於第一電壓準位。記憶胞具有字元線及位元線。字元線連接到位準偏移器的輸出端以選擇性接收位於第二電壓準位的第二信號，且位元線連接到電壓輸入端以選擇性接收位於第一電壓準位的第一信號。感測放大器連接到位元線且被配置成提供記憶胞的輸出。感測放大器具有感測放大器輸入，感測放大器輸入連接到位準偏移器的輸出端以選擇性接收位於第二電壓準位的第二信號。

Description

靜態隨機存取記憶體裝置
本發明的實施例是有關於一種記憶體裝置，且特別是有關於一種靜態隨機存取記憶體裝置。
一種常見類型的積體電路記憶體為靜態隨機存取記憶體（static random access memory；SRAM）裝置。典型的SRAM記憶體裝置具有記憶胞的陣列。每個記憶胞使用6個電晶體連接於上部參考電位與下部參考電位（通常為接地）之間，從而使得兩個存儲節點中的一個可由待存儲的資訊佔據，其中互補資訊存儲在另一存儲節點處。“雙軌式”SRAM架構是指一種SRAM佈置，其中記憶體邏輯在低電壓域中操作，而記憶體陣列在高電壓域中操作。由於這一點，記憶體耗散功率顯著降低，但影響記憶體存取時間。耗散功率增益隨著高電壓值與低電壓值的差增大而增大。由於記憶體陣列在高電壓域中操作，因此如果邏輯電壓降低，那麼字元線和位元線兩者將優選地在高電壓域中操作而不影響靜態雜訊容限和寫入容限。
本發明實施例提供一種SRAM裝置，其具有電壓輸入端子、位準偏移器、記憶胞以及感測放大器。電壓輸入端被配置成接收位於第一電壓準位的第一信號。位準偏移器連接到電壓輸入端以接收第一信號，且位準偏移器被配置成輸出位於高於第一電壓準位的第二電壓準位的第二信號。記憶胞具有字元線和位元線。字元線連接到位準偏移器的輸出端以選擇性地接收位於第二電壓準位的第二信號，且位元線連接到電壓輸入端以選擇性地接收位於第一電壓準位的第一信號。感測放大器連接到位元線，且被配置成提供記憶胞的輸出。感測放大器具有感測放大器輸入，感測放大器輸入連接到位準偏移器的輸出端以選擇性地接收位於第二電壓準位的第二信號。
本揭露內容提供用於實施本揭露的不同特徵的多個不同實施例或實例。下文描述組件及配置的特定實例以簡化本發明。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露內容可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且自身並不指示所論述的各種實施例及/或組態之間的關係。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述元件和佈置的特定實例以簡化本揭露內容。當然，這些只是實例且並不意欲為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵和第二特徵直接接觸地形成的實施例，並且還可包含額外特徵可在第一特徵與第二特徵之間形成使得第一特徵和第二特徵可不直接接觸的實施例。另外，本公開可以在各種實例中重複附圖標號及/或字母。此重複是出於簡化和清楚的目的，且本身並不規定所論述的各種實施例和/或配置之間的關係。
此外，例如“在…下面（beneath）”、“在…下方（below）”、“下部（lower）”、“在…上方（above）”、“上部（upper）”以及其類似內容的空間相對術語可為易於描述而用於本文中來描述如圖中所說明一個元件或特徵與另一元件或特徵的關係。除圖中所描繪的取向之外，空間上相對的術語意圖涵蓋在使用或操作中的裝置的不同取向。設備可以其它方式定向（旋轉90度或處於其它取向），且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
靜態隨機存取記憶體（SRAM）裝置具有記憶胞的陣列，其包含連接於上部參考電位與下部參考電位之間的電晶體，從而使得兩個存儲節點中的一個可由待存儲的資訊佔據，其中互補資訊存儲於另一存儲節點處。舉例來說，一個典型的SRAM記憶胞佈置包含6個電晶體。SRAM單元中的每個位元存儲於電晶體中的四個電晶體上，其形成兩個交叉耦合的反相器。另外兩個電晶體連接到記憶胞字元線以通過將單元選擇性地連接到其位元線來在讀取操作和寫入操作期間控制對記憶胞的存取。
舉例來說，在讀取操作中，將記憶胞位元線預充電到預定義閾值電壓。當啟用字元線時，連接到位元線的感測放大器感測並輸出所存儲的資訊。
“雙軌式”SRAM架構是指一種SRAM佈置，其中記憶體邏輯在低電壓域中操作，而記憶體陣列在高電壓域中操作。已知的雙軌SRAM佈置可降低記憶體耗散功率，但可能不利地影響記憶體存取時間。此外，隨著高電壓域與低電壓域的電壓準位之間的差值增大，耗散和雜訊可能增大。
根據一些所揭示實施例，字元線在高電壓域中操作，而位元線在低電壓域中操作，以便為雙軌操作提供期望的靜態雜訊容限和寫入容限。因此，功率耗散降低同時維持較快記憶體存取。又另外，所揭示的裝置和方法的各方面通過提供“無競賽容限”設計來減少讀取錯誤，其中將字元線禁用與感測放大器啟用之間的滯後時間降到最低。相比之下，一些已知的SRAM佈置在禁用字元線與啟用感測放大器之間具有滯後，導致位元線浮動，其可能增加讀取錯誤。
圖1是大體上示出根據本公開的某些方面的雙軌式SRAM裝置10的實例的流程圖。所示出的SRAM裝置10包含電壓輸入端12，電壓輸入端12接收位於第一電壓準位VDD的第一信號。如先前所述，記憶體陣列在高電壓準位或高電壓域下操作。因此，位準偏移器14連接到電壓輸入端12以接收位於VDD準位的第一電壓信號且將接收到的信號提高到較高的第二電壓準位VDDM。記憶胞16連接到位準偏移器14的輸出以接收VDDM電壓。記憶胞16包含字元線和位元線，且字元線連接到位準偏移器14的輸出以選擇性地接收位於較高電壓準位VDDM的信號以選擇期望的記憶胞16。如下文進一步論述，位元線預充電18連接到電壓輸入端12以選擇性接收較低的VDD信號。
感測放大器20連接到記憶胞16的位元線，且被配置成提供記憶胞16的輸出。感測放大器20具有一輸入，所述輸入連接到位準偏移器14的輸出以選擇性地接收VDDM電壓。因此，記憶胞16的字元線和感測放大器20兩者都在高電壓域中操作，接收由位準偏移器14輸出的較高電壓信號VDDM，而位元線預充電18在低電壓域中操作，接收輸入到輸入端12的較低電壓信號VDD。
圖2是大體上示出操作SRAM裝置（例如圖1中繪示的靜態隨機存取記憶體裝置 10）的對應方法50的過程流程圖。提供記憶胞，如步驟52中所指示。如下文進一步論述，記憶胞（例如圖1中繪示的SRAM記憶胞16）為含有多個記憶胞16的記憶體陣列的單元。記憶胞16具有字元線和位元線，以及連接到位元線且被配置成提供記憶胞的輸出的感測放大器。
在步驟54處，將記憶胞的位元線預充電到第一電壓準位VDD，且記憶胞的字元線和感測放大器在高於第一電壓準位VDD的第二電壓準位VDDM下操作，如步驟56和步驟58中所繪示。
圖3是示出實例SRAM裝置10的其它方面的流程圖。全域控制模組110在一或多個輸入端12處接收各種輸入信號，包含時鐘信號(CLK)112、晶片啟用信號(CEB)114、寫入啟用信號(WEB)116以及位址線信號(ADR[0:N-1])118。圖3中所繪示的接收到的輸入信號中的一些包含表示“匯流條（bar）”或低準位有效信號的「B」尾標。輸入信號12可位於低電壓準位VDD。全域控制模組110用以從位址線信號(ADR[0:N-1])118解碼記憶體位置(PA＜0:7＞/PB＜0:7＞)120，並生成用於讀取／寫入操作的內部時鐘信號(GCKP)122。將被解碼的記憶體位置(PA＜0:7＞/PB＜0:7＞)120和時鐘信號(GCKP)122提供到本地控制模組130，其生成用於後解碼器模組140的解碼器時鐘信號(CKP＜0:3＞)132，並且還生成用於後解碼器140的地址(PA＜0:7＞/PB＜0:7＞)134。本地控制模組130進一步在低電壓準位VDD下將輸出136提供到位元線驅動器160。
字元線驅動器[LS]150接收後解碼器140的輸出142。字元線驅動器[LS]150在高電壓域中操作，將位於記憶體電壓準位VDDM的字元線信號(WL[0:2N-1])152輸出到記憶體陣列100的字元線。記憶體陣列100包含多個記憶胞16，且通過字元線信號(WL[0:2N-1])152選擇期望的記憶胞。「LS」標記指示低電壓域信號VDD準位移位元到高電壓域，其具有第二電壓準位或較高電壓準位VDDM。
位元線驅動器模組160包含位元線預充電驅動器162、感測放大器驅動器[LS]164以及感測放大器啟用驅動器[LS]166。位元線在低電壓域中操作。因此，位元線預充電162將位於低電壓準位VDD的位元線預充電信號(BLPCH)170輸出到列多工器180。換句話說，記憶胞16的位元線不接收由位準偏移器14輸出的信號，而替代地被配置成接收由位準偏移器14的輸入端接收的輸入電壓信號VDD。
另一方面，感測放大器20在高電壓域中操作，並且因此接收如由位準偏移器14輸出的位於高電壓準位VDDM的感測放大器啟用信號(SAE)172和感測放大器預充電信號(SAPR)174。
感測放大器20將資料(GBL[0:M])184從記憶體陣列100的所選擇記憶胞16輸出到資料驅動器186，且輸出驅動器188提供資料輸出(Q[0:M])190。資料時鐘驅動器176將資料時鐘信號(DCK)178提供到資料驅動器186以啟用資料驅動器186。資料時鐘信號(DCK)178也位於低電壓VDD準位。
圖4是示出根據一些實施例的SRAM裝置10的其它方面的電路圖。如先前所述，記憶體陣列100包含多個記憶胞16。圖4的實例中所繪示的SRAM記憶體陣列100包含兩個代表性SRAM記憶胞16a、SRAM記憶胞16b。所述記憶胞統稱為記憶胞16。雖然圖4中繪示的記憶胞16a、記憶胞16b為6個電晶體SRAM記憶胞，但是在其它實施例中可採用其它SRAM記憶胞佈置。SRAM記憶胞16a、SRAM記憶胞16b各自具有兩個n通道金屬氧化物半導體（n-channel metal oxide semiconductor；NMOS）電晶體201、NMOS電晶體202，其充當連接電晶體或切換電晶體，具有連接到字元線210的閘極端。其餘電晶體203到電晶體206存儲SRAM裝置10中的資料，且包含兩個NMOS電晶體203、NMOS電晶體204以及兩個p通道金屬氧化物半導體（p-channel metal oxide semiconductor；PMOS）電晶體205、PMOS電晶體206，其形成鎖存器以存儲資料。將資料傳遞到鎖存器且從鎖存器傳遞以通過切換電晶體201以及切換電晶體202來互補位元線212以及位元線213，切換電晶體201以及切換電晶體202回應於經由字元線210傳輸的控制信號(WL_VDDM)152。每個記憶胞16a、記憶胞16b的位元線212、位元線213通過列開關238連接到共同位元線對214、共同位元線對215。
通過字元線解碼器220在較低電壓準位VDD下接收位址信號(PREDEC_ADR)118，所述字元線解碼器220輸出位於VDD準位的字元線信號(WL_VDD)222。由位準偏移器14a接收位於較低電壓VDD的字元線信號(WL_VDD)222，所述位準偏移器14a輸出位於高電壓準位VDDM的字元線控制信號(WL_VDDM)152。
PMOS電晶體205、PMOS電晶體206各自使其源極/汲極端中的一個連接到電壓源。在說明的實例中，電晶體205、電晶體206連接到VDDM電壓準位，這是因為如先前所述，記憶體陣列100在高電壓域中操作。NMOS電晶體203、NMOS電晶體204各自使其源極/汲極端中的一個連接到另一電壓源，通常為地面電位VSS。
轉化為位於低電壓準位VDD的位元線預充電信號(PRCH)170的時鐘信號(GCKP)122由位元線預充電電路230接收，所述位元線預充電電路230連接於相應的記憶胞16的位元線212與位元線213之間。位於低電壓準位VDD的列位址信號(COL_ADR)232由解碼器234接收，解碼器234被配置成將位元線讀取信號(READB0)236輸出到相稱的位元線212、位元線213的列電晶體238。位元線讀取信號(READB0)236未從第一電壓準位VDD準位移位元到較高的第二電壓準位VDDM，而替代地在VDD準位下施加到適當記憶胞16的相應位元線212、位元線213。
列電晶體238連接相稱的位元線212、位元線213到共同位元線對214、共同位元線對215以及感測放大器20。位於第一電壓準位VDD的感測放大器預充電信號(SAPR_VDD)138由位準偏移器14b接收，位準偏移器14b將位於VDDM準位的感測放大器預充電信號(SAPR_VDDM)174輸出到感測放大器預充電電路240。感測放大器啟用信號(SAE_VDD)137由位準偏移器14c接收，所述位準偏移器14c將位於VDDM準位的感測放大器啟用信號(SAE_VDDM)172輸出到感測放大器電路242。感測放大器電路242從記憶胞16感測資料信號且輸出全域位元線信號(GBL)244。
因此各種所揭示實施例的各方面提供一種具有改進的記憶胞存取時間而不顯著影響功率消耗的雙軌式SRAM裝置。此外，將字元線禁用（字元線信號(WL_VDDM)152變低）與感測放大器啟用（感測放大器啟用信號(SAE_VDDM)172變高）之間的滯後時間降到最低。
可基於特定的給定記憶體架構和半導體技術來確定第二電壓準位與第一電壓準位之間的差值。在一些實例中，VDD電壓準位為0.5伏特，且VDDM電壓準位為0.6伏特。圖5是示出SRAM裝置10的部分的等效電路的電路圖，所述SRAM裝置10包含一個通過列電晶體208連接到共同位元線RBL的記憶胞位元線BL。位元線信號READB施加到列電晶體208的閘極。電容器CBL和電容器CRBL表示記憶胞的部分以說明所揭示實例所採用的電荷共用概念。
如先前所述，位元線在低電壓域中操作，即，在VDD電壓準位下操作。字元線和感測放大器在高電壓域中操作，即，在較高VDDM準位下操作。如果位元線電壓降低電壓V1，那麼最終電壓（Vf）指定為：
Vf = (CBL * (VBL-V1) + CRBL*VRBL) / (CBL+CRBL)
由於BL電壓已降低V1，那麼RBL電壓必須降低V2
V2 = VRBL-Vf
V2 = Cr * (K+V1)，其中Cr = CBL / (CBL+CRBL)
K = VRBL - VBL
在典型的雙軌式SRAM感測方案中：
VRBL = VBL = VDD
K = 0
V2 = Cr * V1
由於 CBL＞＞ CRBL =＞ Cr ＜ 1
因此V2 ＜ V1
但是，如本文所揭示，RBL在高於BL的電壓下預充電，例如
VRBL = VDDM，VBL = VDD
K ＞ 0
V2 = Cr * (K+V1)
由於CBL＞＞ CRBL =＞ Cr ＜ 1
因此V2 ＞ V1
換句話說，RBL的放電率相比於BL得以提高。因此，本公開的各方面提供一種雙軌式SRAM裝置，其提供降低的功率消耗，同時改進存取時間。
所揭示的實施例包含一種SRAM裝置，其具有電壓輸入端子、位準偏移器、記憶胞以及感測放大器。電壓輸入端子被配置成接收位於第一電壓準位的第一信號。位準偏移器連接到電壓輸入端以接收第一信號，且位準偏移器被配置成輸出位於高於第一電壓準位的第二電壓準位的第二信號。記憶胞具有字元線和位元線。字元線連接到位準偏移器的輸出端以選擇性地接收位於第二電壓準位的第二信號，且位元線連接到電壓輸入端以選擇性地接收位於第一電壓準位的第一信號。感測放大器連接到位元線，且被配置成提供記憶胞的輸出。感測放大器具有感測放大器輸入，感測放大器輸入連接到位準偏移器的輸出端以選擇性地接收位於第二電壓準位的第二信號。於一些實施例中，感測放大器輸入包括：至少一個預充電輸入以及啟用輸入；至少一個預充電輸入連接到位準偏移器的輸出端以選擇性地接收位於第二電壓準位的第二信號；啟用輸入連接到所述位準偏移器的所述輸出端以選擇性地接收位於所述第二電壓準位的所述第二信號。於一些實施例中，位元線包含位元線預充電，位元線預充電連接到電壓輸入端以選擇性地接收位於第一電壓準位的第一信號。於一些實施例中，第一信號包含位於第一電壓準位的位址信號，以及位準偏移器被配置成輸出位於第二電壓準位的第二位址信號。於一些實施例中，第一信號包含位於第一電壓準位的第一感測放大器預充電信號，以及位準偏移器被配置成輸出位於第二電壓準位的第二感測放大器預充電信號。於一些實施例中，第一信號包含位於第一電壓準位的感測放大器啟用信號，以及位準偏移器被配置成輸出位於第二電壓準位的第二感測放大器啟用信號。於一些實施例中，第一信號包含位於第一電壓準位的位元線讀取信號，以及位元線被配置成接收位於第一電壓準位的位元線讀取信號。於一些實施例中，第一信號包含位於第一電壓準位的位元線預充電信號，以及位元線被配置成接收位於第一電壓準位的位元線預充電信號。於一些實施例中，位準偏移器包括多個位準偏移器，第一信號包括多個位於第一電壓準位的第一信號，以及位準偏移器中的每一個被配置成接收位於第一電壓準位的多個第一信號中的相應一個並將其輸出。於一些實施例中，靜態隨機存取記憶體裝置更包括佈置在記憶體陣列中的多個記憶胞，其中第一信號包含所述記憶體陣列中的所選記憶胞的位址。
根據其它所揭示的實施例，一種操作SRAM的方法包含：提供具有字元線以及位元線的記憶胞，以及提供連接到位元線且被配置成提供記憶胞的輸出的感測放大器；在第一電壓準位下對位元線預充電；以及在第二電壓準位下操作記憶胞和感測放大器，其中第二電壓準位大於第一電壓準位。於一些實施例中，在第二電壓準位下操作記憶胞包含：提供位準偏移器；通過位準偏移器的第一輸入接收位於第一電壓準位的第一輸入信號；以及將位於第二電壓準位的第二輸入信號從位準偏移器輸出到字元線。於一些實施例中，在第二電壓準位下操作記憶胞包含：提供位準偏移器；通過位準偏移器接收位於第一電壓準位的位址信號；以及將位於第二電壓準位的位址信號從位準偏移器輸出到字元線。於一些實施例中，在第二電壓準位下操作感測放大器包含：提供位準偏移器；通過位準偏移器接收位於第一電壓準位的感測放大器預充電信號；以及將位於第二電壓準位的感測放大器預充電信號從位準偏移器輸出到感測放大器。於一些實施例中，在第二電壓準位下操作感測放大器包含：提供位準偏移器；通過位準偏移器接收位於第一電壓準位的感測放大器啟用信號；以及將位於第二電壓準位的感測放大器啟用信號從位準偏移器輸出到感測放大器。於一些實施例中，在第一電壓準位下預充電位元線包含：接收位於第一電壓準位的時鐘信號；以及將位於第一電壓準位的時鐘信號輸出到記憶胞與感測放大器之間的位元線預充電電路。於一些實施例中，操作靜態隨機存取記憶體裝置的方法更包括：接收位於第一電壓準位的位元線讀取信號；以及將位於第一電壓準位的位元線讀取信號輸出到位元線與感測放大器之間的電晶體的閘極端。
根據又其它所揭示的實施例，一種操作SRAM裝置的方法包含：接收位於第一電壓準位下的位址信號；將位址信號解碼成位於第一電壓準位的字元線信號和位元線信號；將字元線信號準位移位元到高於第一電壓準位的第二電壓準位；以及將位於第二電壓準位的字元線信號輸出到字元線以選擇具有多個記憶胞的記憶體陣列的記憶胞；在第一電壓準位下對所選擇的記憶胞的位元線預充電；將位於第一電壓準位的位元線信號輸出至位元線；接收位於第一電壓準位的感測放大器信號；將接收到的感測放大器信號準位移位到第二電壓準位；以及將位於第二電壓準位的感測放大器信號輸出到連接到位元線的感測放大器的輸入。於一些實施例中，基於記憶體架構以及半導體技術確定所述第二電壓準位與第一電壓準位之間的差值。於一些實施例中，操作靜態隨機存取記憶體裝置的方法更包括：接收感測放大器信號，感測放大器信號包含接收位於第一電壓準位的感測放大器預充電信號以及感測放大器啟用信號；準位移位感測放大器信號，感測放大器信號包含將位於第一電壓準位的感測放大器預充電信號以及感測放大器啟用信號準位移位到第二電壓準位；以及輸出感測放大器預充電信號，感測放大器預充電信號包含將位於第二電壓準位的感測放大器預充電信號以及感測放大器啟用信號分別輸出到感測放大器的預充電輸入以及啟用輸入。
前文概述若干實施例的特徵以使得本領域的技術人員可更好地理解本公開的各方面。所屬領域的技術人員應瞭解，其可以易於使用本公開作為設計或修改用於進行本文中所引入的實施例的相同目的和/或獲得相同優勢的其它方法和結構的基礎。所屬領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神及範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
10‧‧‧靜態隨機存取記憶體裝置
12‧‧‧電壓輸入端
14、14a、14b、14c‧‧‧位準偏移器
16、16a、16b‧‧‧記憶胞
18‧‧‧位元線預充電
20‧‧‧感測放大器
22‧‧‧輸出端
50‧‧‧方法
52、54、56、58‧‧‧步驟
100‧‧‧記憶體陣列
110‧‧‧全域控制模組
112‧‧‧時鐘信號
114‧‧‧晶片啟用信號
116‧‧‧寫入啟用信號
118‧‧‧位址線信號
120‧‧‧記憶體位置
122‧‧‧時鐘信號
130‧‧‧本地控制模組
132‧‧‧解碼器時鐘信號
134‧‧‧地址
136、142‧‧‧輸出
137‧‧‧啟用信號
138‧‧‧感測放大器預充電信號
140‧‧‧後解碼器
150‧‧‧字元線驅動器
152‧‧‧字元線信號
160‧‧‧位元線驅動器
162‧‧‧位元線預充電驅動器
164‧‧‧感測放大器驅動器
166‧‧‧感測放大器啟用驅動器
170‧‧‧位元線預充電信號
172‧‧‧感測放大器啟用信號
174‧‧‧感測放大器預充電信號
176‧‧‧資料時鐘驅動器
178‧‧‧資料時鐘信號
180‧‧‧列多工器
184‧‧‧資料
186‧‧‧資料驅動器
188‧‧‧輸出驅動器
190‧‧‧資料輸出
201、202、203、204、205、206‧‧‧電晶體
208、238‧‧‧列開關/列電晶體
210‧‧‧字元線
212、213‧‧‧位元線
214、215‧‧‧共同位元線對
220‧‧‧字元線解碼器
222‧‧‧字元線信號
230‧‧‧位元線預充電電路
232‧‧‧列位址信號
234‧‧‧解碼器
236‧‧‧位元線讀取信號
240‧‧‧感測放大器預充電電路
242‧‧‧感測放大器電路
244‧‧‧全域位元線信號
BL‧‧‧記憶胞位元線
CBL‧‧‧電容器
CRBL‧‧‧電容器
RBL‧‧‧共同位元線
READB‧‧‧位元線信號
VDD‧‧‧第一電壓準位/低電壓準位
VDDM‧‧‧第二電壓準位/高電壓準位
VSS‧‧‧地面電位
根據結合附圖閱讀的以下詳細描述會最佳地理解本公開的各方面。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1是示出根據一些實施例的實例靜態隨機存取記憶體（SRAM）裝置的各方面的流程圖。 圖2是示出根據一些實施例的用於操作SRAM裝置的實例方法的各方面的過程流程圖。 圖3是示出根據一些實施例的實例SRAM裝置的其它方面的流程圖。 圖4是示出根據一些實施例的實例SRAM裝置的其它方面的電路圖。 圖5是示出根據一些實施例的實例SRAM裝置的部分的等效電路的電路圖。

Claims (1)

  1. 一種靜態隨機存取記憶體（SRAM）裝置，包括： 電壓輸入端，被配置成接收位於第一電壓電平的第一信號； 位準偏移器，連接到接收所述第一信號的所述電壓輸入端，所述位準偏移器的輸出端被配置成輸出位於第二電壓準位的第二信號，所述第二電壓準位高於所述第一電壓準位； 記憶胞，包含字元線以及位元線，所述字元線連接到所述位準偏移器的所述輸出端以選擇性地接收位於所述第二電壓準位的所述第二信號，所述位元線連接到所述電壓輸入端以選擇性地接收位於所述第一電壓準位的所述第一信號；以及 感測放大器，連接到所述位元線且被配置成提供所述記憶胞的輸出，所述感測放大器具有感測放大器輸入，所述感測放大器輸入連接到所述位準偏移器的所述輸出端以選擇性地接收位於所述第二電壓準位的所述第二信號。
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