KR20190122592A - 메모리 셀 어레이 및 그 운영 방법 - Google Patents

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Abstract

제 1 워드 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 인버터, 제 2 인버터, P형 패스 게이트 트랜지스터 및 프리차지 회로를 포함하는 메모리 회로. 제 1 인버터는 제 1 저장 노드에 커플링된다. 제 2 인버터는 제 1 저장 노드 및 제 1 인버터에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 저장 노드와 제 1 비트 라인 사이에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 워드 라인, 제 1 인버터 및 제 2 인버터에 커플링된다. 프리차지 회로는 제 1 비트 라인 또는 제 2 비트 라인에 커플링된다. 프리차지 회로는 제 1 신호에 응답하여 제 1 비트 라인 또는 제 2 비트 라인을 프리차지 전압으로 충전하도록 구성된다. 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이이다.

Description

메모리 셀 어레이 및 그 운영 방법{MEMORY CELL ARRAY AND METHOD OF OPERATING SAME}
본 출원은 그 전체가 참조로서 본원에 포함되는, 2018년 4월 20일에 출원된 미국 가출원 제 62/660,834 호의 이익을 주장한다.
반도체 집적 회로(integrated circuit; IC) 산업은 다수의 상이한 분야들에서의 문제들을 처리하기 위해 매우 다양한 디지털 디바이스들을 생산해왔다. 메모리 매크로들과 같은 이들 디지털 디바이스들 중 일부는 데이터의 저장을 위해 구성된다. 예를 들어, 일부 응용들에서, 캐시(cache)는 IC 칩 상에서 사용될 수 있는 특정 메모리 매크로이다. 또한, 일부 응용들에서, 캐시는 최근 데이터의 후속 액세스들이 IC 칩 밖에 위치된[즉, 오프칩(off-chip)] 메모리에 액세스하는 것과는 대조적으로 캐시에 액세스함으로써 구현될 수 있도록, 최근에 사용된 데이터를 저장하도록 구성될 수 있다. 일반적으로, 더 큰 캐시는 더 큰 양의 최근 데이터가 온칩(on-chip) 저장되도록 하여 더 적은 오프칩 메모리 데이터 액세스를 초래한다. 더 작은 메모리 셀들의 설계는 더 조밀한 IC들을 가능하게 하고 전반적인 IC 성능을 높인다. 따라서, 6 트랜지스터(6-transistor; 6T) 정적 랜덤 액세스 메모리(static random access memory; SRAM)에 대한 대안들이 요구된다.
본 특허 또는 출원 파일은 컬러로 실행된 도면들/사진들을 포함한다. 컬러 도면(들)/사진(들)과 함께 본 특허의 카피들은 요청 및 필요한 수수료의 지불시 사무국에 의해 제공될 것이다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 메모리 셀의 회로도이다.
도 2는 일부 실시예들에 따른, 도 1 내의 메모리 셀들을 복수개 갖는 메모리 셀 어레이의 블록도이다.
도 3은 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 4는 일부 실시예들에 따른, 메모리 회로의 회로도이다.
도 5는 일부 실시예들에 따른, 파형들의 그래프이다.
도 6은 일부 실시예들에 따른, 파형들의 그래프이다.
도 7a 내지 도 7b는 일부 실시예들에 따른, 파형들의 그래프들이다.
도 8은 일부 실시예들에 따른, 메모리 회로로부터 데이터를 판독하는 방법의 흐름도이다.
이어지는 개시는, 제공되는 발명내용의 피처들을 구현하기 위한 상이한 실시예들, 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들, 재료들, 값들, 단계들, 배열들 등의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적인 것은 아니다. 다른 컴포넌트들, 재료들, 값들, 단계들, 배열들 등이 고려된다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어가 그에 따라 유사하게 해석될 수 있다.
일부 실시예들에 따르면, 메모리 회로는 제 1 워드 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 인버터, 제 2 인버터, P형(P-type) 패스 게이트(pass gate) 트랜지스터 및 프리차지(pre-charge) 회로를 포함한다. 제 1 인버터는 제 1 저장 노드에 커플링된다. 제 2 인버터는 제 1 저장 노드 및 제 1 인버터에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 저장 노드와 제 1 비트 라인 사이에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 워드 라인, 제 1 인버터 및 제 2 인버터에 커플링된다. 프리차지 회로는 제 1 비트 라인 또는 제 2 비트 라인에 커플링된다. 프리차지 회로는 제 1 신호에 응답하여 제 1 비트 라인 또는 제 2 비트 라인을 프리차지 전압으로 충전하도록 구성된다. 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이이다.
일부 실시예들에서, 제 1 인버터, 제 2 인버터 및 P형 패스 게이트 트랜지스터는, 다른 설계들보다 작은 메모리 셀 사이즈들을 초래하는 (5T) 정적 랜덤 액세스 메모리(SRAM)의 부분이다. 일부 실시예들에서, 제 2 비트 라인은 메모리 셀에 커플링되지 않는 반면 제 1 비트 라인은 메모리 셀에 커플링된다.
일부 실시예들에서, 프리차지 회로는 적어도 n형(n-type) 트랜지스터이다. 일부 실시예들에서, 적어도 n형 트랜지스터에 의해 제 1 비트 라인 및 제 2 비트 라인을 프리차지 전압으로 프리차지하는 것은, P형 트랜지스터를 사용하는 것으로부터 또는 추가 회로부(circuitry)로 생성되는 프리차지 전압 레벨들을 갖는 다른 접근법들과 비교하여 고유(natural) 프리차지 전압 레벨을 초래한다. 일부 실시예들에서, 고유 프리차지 전압 레벨은 추가 프리차지 회로부 없이 생성되는 전압이다.
일부 실시예들에서, 메모리 회로는 감지 증폭기(sense amplifier)를 더 포함한다. 일부 실시예들에서, 제 2 비트 라인은, 프리차지 후 제 1 비트 라인(bit line; BL)을 통해, 메모리 셀에 저장된 데이터를 판독할 때 감지 증폭기에 대한 기준 비트 라인(BL)으로서 사용된다. 일부 실시예들에서, 제 2 비트 라인을 기준 비트 라인으로서 사용함으로써, 감지 증폭기가 차동 감지 구성으로 구현되어 다른 접근법들보다 빠른 감지 시간 및 낮은 신호대 잡음비를 초래한다.
일부 실시예들에서, 메모리 셀 내에 P형 트랜지스터를 사용하는 것은 메모리 셀의 래치(latch) 내의 p형 트랜지스터가 판독 동작 동안 제 1 비트 라인을 공급 전압으로 풀링(pulling)하도록 하여, 제 1 비트 라인과 제 2 비트 라인 사이의 더 큰 비트 라인 스플릿(split)을 초래하고 감지 증폭기가 다른 접근법들보다 기록된 데이터를 더 잘 감지하도록 하며, 메모리 셀은 다른 접근법들과 비교하여 제 2 비트 라인을 프리차지하기 위해 추가 전압을 이용하지 않는다.
메모리 셀
도 1은 일부 실시예들에 따른, 메모리 셀(100)의 회로도이다.
메모리 셀(100)은 예시를 위해 사용되는 5 트랜지스터(five transistor; 5T) 단일 포트(single port; SP) 정적 랜덤 액세스 메모리(SRAM) 메모리 셀이다. 일부 실시예들에서, 메모리 셀(100)은 5개 이외의 개수의 트랜지스터들을 이용한다. 다른 유형들의 메모리가 다양한 실시예들의 범위 내에 있다.
메모리 셀(100)은 3개의 P형 금속 산화물 반도체(P-type metal oxide semiconductor; PMOS) 트랜지스터들(P1, P2 및 P3), 및 2개의 N형 금속 산화물 반도체(N-type metal oxide semiconductor; NMOS) 트랜지스터들(N1 및 N2)을 포함한다. 트랜지스터들(P1, P2, N1, 및 N2)은 크로스 래치(cross-latch) 또는 크로스 커플링된 인버터들의 쌍을 형성한다. 예를 들어, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)가 제 1 인버터를 형성하는 한편 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)가 제 2 인버터를 형성한다.
PMOS 트랜지스터들(P1 및 P2) 각각의 소스 단자는 전압 공급 노드(NODE_1)로서 구성된다. 각각의 전압 공급 노드(NODE_1)는 제 1 전압 소스(VDDI)에 커플링된다. PMOS 트랜지스터(P1)의 드레인 단자는 NMOS 트랜지스터(N1)의 드레인 단자, PMOS 트랜지스터(P2)의 게이트 단자, NMOS 트랜지스터(N2)의 게이트 단자와 커플링되고, 저장 노드(NDB)로서 구성된다.
PMOS 트랜지스터(P2)의 드레인 단자는 NMOS 트랜지스터(N2)의 드레인 단자, PMOS 트랜지스터(P1)의 게이트 단자, NMOS 트랜지스터(N1)의 게이트 단자, PMOS 트랜지스터(P3)의 소스 단자와 커플링되고, 저장 노드(ND)로서 구성된다. NMOS 트랜지스터들(N1 및 N2) 각각의 소스 단자는 공급 기준 전압(VSS)을 수신하도록 구성되는 공급 기준 전압 노드(라벨링 생략)로서 구성된다. NMOS 트랜지스터들(N1 및 N2) 각각의 소스 단자는 또한 공급 기준 전압(VSS)에 커플링된다.
PMOS 트랜지스터(P3)의 게이트 단자와 워드 라인(WL1)이 커플링된다. 워드 라인(WL1)은, PMOS 트랜지스터(P3)가 비트 라인(BL1)과 노드(ND) 사이에 데이터를 전달하기 위해 워드 라인(WL1) 상의 신호에 의해 제어되도록 구성되기 때문에 기록 제어 라인으로도 지칭된다.
PMOS 트랜지스터(P3)의 드레인 단자가 비트 라인(BL1)에 커플링된다. 비트 라인(BL1)은 메모리 셀(100)에 대한 데이터 입력부 및 출력부 둘 다로서 구성된다. 일부 실시예들에서, 기록 동작시, 비트 라인(BL1)에 논리값을 인가하는 것은 비트 라인(BL1) 상의 논리값을 메모리 셀(100)에 기록하는 것을 가능하게 한다. 비트 라인(BL1)은, 비트 라인(BL1) 상에 캐리되는 데이터가 노드(ND)에 기록되고 노드(ND)로부터 판독되기 때문에 데이터 라인으로 지칭된다. 다양한 실시예들에서, 위에서의 실시예들과는 상이하게, PMOS 트랜지스터(P3)의 소스 단자가 비트 라인(BL1)에 커플링되고, PMOS 트랜지스터(P3)의 드레인 단자가 저장 노드(ND)에 커플링된다.
메모리 셀 어레이
도 2는 일부 실시예들에 따른, 도 1 내의 메모리 셀들을 복수개 갖는 메모리 셀 어레이(200)의 블록도이다. 예를 들어, 도 1의 메모리 셀(100)은 메모리 셀 어레이(200) 내의 하나 이상의 메모리 셀로서 사용가능하다.
메모리 셀 어레이(200)는 M개의 행들과 N개의 열들을 갖는 메모리 셀들(202[1,1], 202[1,2], …, 202[2,2], …, 202[M,N])의 어레이[집합적으로 “메모리 셀들(202A)의 어레이”로 지칭됨]를 포함하고, 여기서 N은 메모리 셀들(202A)의 어레이 내의 열들의 개수에 대응하는 양의 정수이고, M은 메모리 셀들(202A)의 어레이 내의 행들의 개수에 대응하는 양의 정수이다. 메모리 셀들(202A)의 어레이 내의 셀들의 행들은 제 1 방향(X)으로 배열된다. 메모리 셀들(202A)의 어레이 내의 셀들의 열들은 제 2 방향(X)으로 배열된다. 제 2 방향(Y)은 제 1 방향(X)과 상이하다. 일부 실시예들에서, 제 2 방향(Y)은 제 1 방향(X)에 수직이다. 도 1의 메모리 셀(100)은 메모리 셀들(202A)의 어레이 내의 하나 이상의 메모리 셀로서 사용가능하다.
메모리 셀 어레이(200)는 2N개의 비트 라인들(BL[1], … BL[2N])[집합적으로 “비트 라인(BL)”으로 지칭됨]을 더 포함한다. 메모리 셀들(202A)의 어레이 내의 각각의 열(1, …, N)은 비트 라인(BL[1], …, BL[2N])의 쌍에 의해 오버랩된다. 각각의 비트 라인(BL)은 제 2 방향(Y)으로 연장되며 셀들의 열[예를 들어, 열(1, …, N)] 위에 있다. 일부 실시예들에서, 메모리 셀 어레이(200)는 하나 이상의 비트 라인 바(bit line bar; BLB)를 포함하지 않는다. 본 컨텍스트에서 사용되는 바와 같은 용어 “바”가 논리적으로 인버팅된 신호를 나타내며, 예를 들어 비트 라인 바(BLB[1], … BLB[N])가 비트 라인(BL[1], … BL[N])에 의해 캐리된 신호로부터 논리적으로 인버팅된 신호를 캐리한다는 점을 유념한다.
메모리 셀들(202A)의 어레이 내의 비트 라인들(BL)의 세트의 비트 라인은 도 1의 비트 라인(BL[1])에 대응한다.
일부 실시예들에서, 메모리 셀들(202A)의 어레이의 메모리 셀들의 쌍은 비트 라인들(BL)의 비트 라인들의 쌍 사이에 위치된다. 예를 들어, 메모리 셀 어레이(200)의 행(1) 및 열(1)에서, 메모리 셀(202[1,1]) 및 메모리 셀(202[1,2])은 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에 각각 위치된다. 유사하게, 메모리 셀 어레이(200)의 행(1) 및 열(2)에서, 메모리 셀(202[1,3]) 및 메모리 셀(202[1,4])은 비트 라인(BL[3])과 비트 라인(BL[4]) 사이에 각각 위치된다.
메모리 셀 어레이(200)는 2M개의 워드 라인들(WL[1], … WL[2M])[집합적으로 “워드 라인(word line; WL)”으로 지칭됨]을 더 포함한다. 각각의 워드 라인(WL)은 제 1 방향(X)으로 연장되며 셀들의 행[예를 들어, 행(1, …, M)] 위에 있다. 메모리 셀들(202A)의 어레이 내의 각각의 행(1, …, M)은 워드 라인(WL[1], …, WL[2M])의 쌍에 의해 오버랩된다. 예를 들어, 워드 라인(WL[1] 및 WL[2])은 메모리 셀들(202A)의 어레이의 행(1)을 각각 오버랩한다. 유사하게, 워드 라인(WL[3] 및 WL[4])은 메모리 셀들(202A)의 어레이의 행(2)을 각각 오버랩하고, 워드 라인(WL[7] 및 WL[2M])은 메모리 셀들(202A)의 어레이의 M행을 각각 오버랩한다.
메모리 셀들(202A)의 어레이 내의 워드 라인들(WL)의 세트의 워드 라인은 도 1의 워드 라인(WL[1])에 대응한다.
일부 실시예들에서, 메모리 셀들(202A)의 어레이의 메모리 셀들의 각각의 행은 워드 라인들(WL)의 워드 라인들의 쌍 사이에 위치된다. 예를 들어, 메모리 셀 어레이(200)의 행(1)에서, 메모리 셀들(202[1,1], 202[1,2], …, 202[1,N])은 워드 라인(WL[1])과 워드 라인(WL[2]) 사이에 위치된다. 유사하게, 메모리 셀 어레이(200)의 행(2)에서, 메모리 셀들(202[2,1], 202[2,2], …, 202[2,N])은 워드 라인(WL[3])과 워드 라인(WL[4]) 사이에 위치된다.
메모리 셀들(202A)의 어레이 내의 각각의 메모리 셀은 비트 라인들(BL) 중 대응하는 비트 라인 및 워드 라인들(WL) 중 대응하는 워드 라인에 커플링된다. 예를 들어, 메모리 셀(202[1,1])은 비트 라인(BL[1]) 및 워드 라인(WL[1])에 커플링된다. 유사하게, 메모리 셀(202[1,2])은 비트 라인(BL[2]) 및 워드 라인(WL[2])에 커플링되고, 메모리 셀(202[1,3])은 비트 라인(BL[3]) 및 워드 라인(WL[2])에 커플링되며, 메모리 셀(202[2,1])은 비트 라인(BL[1]) 및 워드 라인(WL[4])에 커플링되고, 메모리 셀(202[2,2])은 비트 라인(BL[2]) 및 워드 라인(WL[3])에 커플링된다. 행 내의 메모리 셀들(202A)의 어레이의 단일 메모리 셀의 판독 또는 기록 동작 동안, 판독 또는 기록 메모리 셀에 커플링된 단일 워드 라인(WL)은 대응하는 워드 라인 신호에 의해 활성화되고, 나머지 워드 라인들은 대응하는 워드 라인 신호들에 의해 비활성화된다. 예를 들어, 행(1) 내의 메모리 셀(202[1,1])의 판독 또는 기록 동작 동안, 워드 라인(WL[1])이 대응하는 워드 라인 신호에 의해 활성화되고, 나머지 워드 라인들(WL[2], WL[3], …, WL[2M])이 대응하는 워드 라인 신호들에 의해 비활성화된다. 환언하면, 판독 또는 기록 동작에 대해, 단일 메모리 셀은 셀들의 한 행에 대해 대응하는 워드 라인에 의해 액세스된다. 유사하게, 열 및 행 내의 메모리 셀들(202A)의 어레이의 단일 메모리 셀의 기록 동작 동안, 메모리 셀에 기록을 위해 커플링된 단일 비트 라인(BL)이 대응하는 비트 라인 신호에 의해 데이터를 기록하도록 이용되고, 나머지 비트 라인들이 대응하는 비트 라인 신호들에 의해 이용되지 않는다. 예를 들어, 행(1) 및 열(1) 내의 메모리 셀(202[1,1])의 기록 동작 동안, 비트 라인(BL[1])은 메모리 셀(202[1,1])에 데이터를 기록하는 것에 대한 대응하는 비트 라인 신호를 갖고, 나머지 비트 라인들(BL[2], BL[3], …, BL[2N])은 대응하는 비트 라인 신호들에 의해 구동되지 않는다. 환언하면, 기록 동작에 대해, 단일 메모리 셀은 셀들의 한 행에 대해 대응하는 워드 라인 및 셀들의 한 열에 대해 대응하는 비트 라인에 의해 액세스된다. 유사하게, 열 및 행 내의 메모리 셀들(202A)의 어레이의 단일 메모리 셀의 판독 동작 동안, 메모리 셀에 기록을 위해 커플링된 비트 라인(BL) 및 비트 라인(BL)에 인접한 비트 라인이 대응하는 비트 라인 신호들에 의해 데이터를 판독하도록 이용되고, 나머지 비트 라인들은 이용되지 않는다. 예를 들어, 행(1) 및 열(1) 내의 메모리 셀(202[1,1])의 판독 동작 동안, 비트 라인(BL[1])과 인접한 비트 라인(BL[2]) 및 대응하는 비트 라인 신호들이 메모리 셀(202[1,1])로부터 데이터를 판독하도록 사용되고, 나머지 비트 라인들(BL[3], …, BL[2N])은 이용되지 않는다. 환언하면, 판독 동작에 대해, 단일 메모리 셀은 셀들의 한 행에 대해 대응하는 워드 라인 및 셀들의 한 열에 대한 비트 라인들의 쌍에 의해 액세스된다. 이 예시에서, 인접한 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 감지 또는 판독하기 위한 기준 비트 라인으로서 사용된다.
메모리 셀들(202A)의 어레이의 메모리 셀들은 제 1 세트의 메모리 셀들(204) 및 제 2 세트의 메모리 셀들(206)로 그룹화된다.
제 1 세트의 메모리 셀들(204)은 메모리 셀 그룹들(204a, 204b, …, 204i)을 포함한다.
제 2 세트의 메모리 셀들(206)은 메모리 셀 그룹들(206a, 206b, 206c 및 206d)을 포함한다. 메모리 셀 그룹들(204a, 204b, …, 204i, 206a, 206b, …, 206d) 내에 있는 다른 개수들의 메모리 셀들은 본 개시의 고려된 범위 내에 있다.
일부 실시예들에서, 메모리 셀 어레이(200)의 하나 이상의 메모리 셀은 하나 이상의 단일 포트(single port; SP) SRAM 셀을 포함한다. 일부 실시예들에서, 메모리 셀 어레이(200)의 하나 이상의 메모리 셀은 하나 이상의 이중 포트(dual port; DP) 또는 2 포트(two port; 2P) SRAM 셀을 포함한다. 일부 실시예들에서, DP SRAM 셀은 2개의 포트들로 구성되고, 각각의 포트는 동시적인 DP SRAM 셀에의 데이터의 기록 또는 DP SRAM 셀로부터의 데이터의 판독을 위해 구성된다. 일부 실시예들에서, 2P SRAM 셀은 2P SRAM 셀에 데이터를 기록하기 위한 기록 포트, 및 2P SRAM 셀로부터 데이터를 판독하기 위한 판독 포트로 구성된다. 메모리 셀 어레이(200) 내의 상이한 유형들의 메모리 셀들은 본 개시의 고려된 범위 내에 있다. 메모리 셀들(202A)의 어레이의 상이한 구성들은 본 개시의 고려된 범위 내에 있다. 메모리 셀들(202A) 내의 비트 라인들(BL) 또는 워드 라인들(WL)의 상이한 구성들은 본 개시의 고려된 범위 내에 있다.
일부 실시예들에서, 메모리 셀 어레이(200)는, 메모리 셀 어레이(200)가 다른 메모리 셀 어레이들보다 적은 트랜지스터들을 포함하도록 하는 5T SRAM 셀들(도 1)의 어레이를 포함한다. 일부 실시예들에서, 메모리 셀 어레이(200)가 더 적은 트랜지스터들을 포함함으로써, 메모리 셀 어레이(200)는 다른 메모리 셀 어레이들보다 작은 영역을 점유한다. 일부 실시예들에서, 다른 메모리 셀 어레이들보다 작은 영역을 점유함으로써, 메모리 셀 어레이(200)는 다른 접근법들과 비교하여 더 조밀하며 더 큰 메모리 용량을 갖는다.
메모리 회로
도 3은 일부 실시예들에 따른, 메모리 회로(300)의 회로도이다. 메모리 회로(300)는 회로도로 표현된 도 2의 메모리 셀 어레이(200)의 블록도의 실시예이다.
도 2의 메모리 셀 어레이(200)와 비교하여, 메모리 회로(300)는 프리차지 회로들(304)의 세트, 등화 회로(equalization circuit)(306)의 세트, 기록 드라이버 회로들(308)의 세트 및 전송 게이트 회로들(310)의 세트를 더 포함한다.
도 2의 메모리 셀 어레이(200)와 비교하여, 메모리 셀 어레이(302)가 도 2의 메모리 셀 어레이(200)를 대체한다. 도 1 내지 도 4 중 하나 이상에서의 컴포넌트들과 동일하거나 유사한 컴포넌트들에는 동일한 참조 번호들이 주어지고, 따라서 이들의 상세한 설명은 생략된다.
메모리 회로(300)는 M개의 행들 및 N개의 열들을 갖는 메모리 셀들(302[1,1], 302[1,2], …, 302[2,2], …, 302[M,N])의 어레이[집합적으로 “메모리 셀 어레이(302)”로 지칭됨]에 커플링되는 비트 라인들(BL)의 세트 및 워드 라인들(WL)의 세트를 포함한다.
메모리 셀 어레이(302)는 도 2의 메모리 셀 어레이(200)와 유사하며, 따라서 유사한 상세 설명은 생략된다. 예를 들어, 메모리 셀 어레이(302)는, 메모리 셀 어레이(302) 내의 메모리 셀들의 어레이로서 사용가능한 도 1의 메모리 셀(100)을 포함하는 도 2의 메모리 셀 어레이(200)이다. 비트 라인들(BL)의 세트는 도 2의 비트 라인들(BL)의 세트와 유사하며, 따라서 유사한 상세 설명은 생략된다. 워드 라인들(WL)의 세트는 도 2의 워드 라인들(WL)의 세트와 유사하며, 따라서 유사한 상세 설명은 생략된다.
도 2의 메모리 셀 어레이(200)와 비교하여, 메모리 셀 어레이(302)가 도 2의 메모리 셀들(202A)의 어레이를 대체한다. 메모리 셀 어레이(302)는 도 2의 메모리 셀들(202A)의 어레이의 실시예이다. 메모리 셀 어레이(302) 내의 각각의 메모리 셀(302[1,1], 302[1,2] …, 302[M,N])은 메모리 셀들(202A)의 어레이 내의 대응하는 메모리 셀(202[1,1], 202[1,2] …, 202[M,N])의 실시예이다.
메모리 셀 어레이(302) 내의 각각의 메모리 셀은 도 1의 메모리 셀(100)에 대응한다. 예를 들어, 메모리 셀 어레이(302) 내의 각각의 메모리 셀은 PMOS 트랜지스터(P3), PMOS 트랜지스터(P1), PMOS 트랜지스터(P2), NMOS 트랜지스터(N1) 및 NMOS 트랜지스터(N2)를 포함한다.
프리차지 회로들(304)의 세트는 하나 이상의 프리차지 회로(304[1], 304[2], …, 304[2N])를 포함한다. 프리차지 회로들(304)의 세트는 비트 라인들(BL)의 세트에 의해 메모리 셀 어레이(302)에 커플링된다.
프리차지 회로들(304)의 세트의 각각의 프리차지 회로(304[1], 304[2], …, 304[2N])는 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])에 커플링된다. 예를 들어, 일부 실시예들에서, 프리차지 회로(304[1])는 비트 라인(BL[1])에 커플링되고, 프리차지 회로(304[2])는 비트 라인(BL[2])에 커플링된다. 프리차지 회로들(304)의 세트의 각각의 프리차지 회로(304[1], 304[2], …, 304[2N])는 공급 전압(Vcc)에 커플링된다. 일부 실시예들에서, 프리차지 회로들(304)의 세트 중 적어도 하나의 프리차지 회로(304[1], 304[2], …, 304[2N])는 공급 전압(Vcc)과는 상이한 공급 전압에 커플링된다.
프리차지 회로들(304)의 세트의 각각의 프리차지 회로(304[1], 304[2], …, 304[2N])는 프리차지 신호(PCH)를 수신하도록 구성된다. 일부 실시예들에서, 프리차지 회로들(304)의 세트 중 적어도 하나의 프리차지 회로(304[1], 304[2], …, 304[2N])는 프리차지 신호(PCH)와는 상이한 프리차지 신호를 수신하도록 구성된다.
프리차지 회로들(304)의 세트의 각각의 프리차지 회로(304[1], 304[2], …, 304[2N])는 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])에 커플링되고, 프리차지 신호(PCH)에 응답하여 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])을 프리차지 전압(Vpc)으로 충전하도록 구성된다. 예를 들어, 프리차지 회로(304[1])는 비트 라인(BL[1])에 커플링되고, 따라서 프리차지 신호(PCH)에 응답하여 비트 라인(BL[1])을 프리차지 전압(Vpc)으로 충전하도록 구성된다. 유사하게, 프리차지 회로(304[2])는 비트 라인(BL[2])에 커플링되고, 따라서 프리차지 신호(PCH)에 응답하여 비트 라인(BL[2])을 프리차지 전압(Vpc)으로 충전하도록 구성된다.
일부 실시예들에서, 프리차지 전압(Vpc)은 제 1 논리적 레벨(“0”)의 전압과 제 2 논리적 레벨(“1”)의 전압 사이이다. 일부 실시예들에서, 프리차지 전압(Vpc)은, 공급 전압(Vcc)에서 프리차지 회로들(304)의 세트 중 대응하는 커플링된 프리차지 회로(304[1], 304[2], …, 304[2N])의 문턱 전압(Vth)을 뺀 전압(Vcc - Vth)과 동일하다. 일부 실시예들에서, 프리차지 전압(Vpc)은 논리적 하이값(“1”) 또는 논리적 로우값(“0”)의 전압에 대응한다. 일부 실시예들에서, 프리차지 전압(Vpc)은 공급 전압(Vcc), 또는 기준 전압(VSS)의 값에 대응한다.
일부 실시예들에서, 대응하는 프리차지 회로(304[1], 304[2], …, 304[2N])의 문턱 전압(Vth)은 대응하는 NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 대응하는 문턱 전압(Vth)이다. 일부 실시예들에서, NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 문턱 전압(Vth)은 대응하는 메모리 셀 내의 PMOS 트랜지스터(P3)의 문턱 전압 또는 다른 NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 다른 문턱 전압(Vth)과 상이하다. 일부 실시예들에서, NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 문턱 전압(Vth)은 대응하는 메모리 셀 내의 PMOS 트랜지스터(P3)의 문턱 전압 또는 다른 NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 다른 문턱 전압(Vth)과 동일하다. 일부 실시예들에서, NMOS 트랜지스터(N3[1], N3[2], …, N3[2N]) 중 하나 이상의 NMOS 트랜지스터(N3[1], N3[2], …, N3[2N])의 문턱 전압(Vth)은 하이 문턱 전압(HVT), 로우 문턱 전압(LVT), 또는 표준 문턱 전압(SVT) 중 하나 이상이다. 일부 실시예들에서, SVT는 LVT보다 크다. 일부 실시예들에서, HVT는 SVT 및 LVT보다 크다. 일부 실시예들에서, SVT는 약 120 밀리볼트(millivolts; mV) 내지 약 300 mV 범위이다. 일부 실시예들에서, LVT는 약 50 mV 내지 약 200 mV 범위이다. 일부 실시예들에서, HVT는 약 220 mV 내지 약 500 mV 범위이다.
프리차지 회로들(304)의 세트의 각각의 프리차지 회로(304[1], 304[2], …, 304[2N])는 NMOS 트랜지스터(N3)를 포함한다.
각각의 NMOS 트랜지스터(N3)는 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])에 커플링되고, 프리차지 신호(PCH)에 응답하여 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])을 전압(Vpc)으로 프리차지하도록 구성된다. 예를 들어, 프리차지 회로(304[1])의 NMOS 트랜지스터(N3)는 비트 라인(BL[1])에 커플링되고, 따라서 프리차지 신호(PCH)에 응답하여 비트 라인(BL[1])을 프리차지 전압(Vpc)으로 충전하도록 구성된다. 유사하게, 프리차지 회로(304[2])의 NMOS 트랜지스터(N3)는 비트 라인(BL[2])에 커플링되고, 따라서 프리차지 신호(PCH)에 응답하여 비트 라인(BL[2])을 프리차지 전압(Vpc)으로 충전하도록 구성된다. 이 예시에서, 프리차지 신호(PCH)가 하이 논리값으로 인가되었을 때, 트랜지스터(N3)가 턴온되고 대응하는 비트 라인들(BL[1] 및 BL[2])을 프리차지 전압(Vpc)으로 풀링한다. 결과적으로, 비트 라인들(BL[1] 및 BL[2])이 전압(Vpc)으로 프리차지된다.
각각의 NMOS 트랜지스터(N3)의 게이트는 프리차지 신호(PCH)를 수신하도록 구성된다. 각각의 NMOS 트랜지스터(N3)의 드레인은 공급 전압(Vcc)에 커플링된다. 일부 실시예들에서, 각각의 NMOS 트랜지스터(N3)의 드레인은 함께 커플링된다. 각각의 NMOS 트랜지스터(N3)의 소스는 비트 라인들(BL)의 세트의 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])과 커플링된다. 예를 들어, 프리차지 회로(304[1])의 NMOS 트랜지스터(N3)의 소스는 비트 라인(BL[1])에 커플링되고, 프리차지 회로(304[2])의 NMOS 트랜지스터(N3)의 소스는 비트 라인(BL[2])에 커플링된다.
프리차지 회로들(304)의 세트의 다른 수량들 또는 구성들은 본 개시의 범위 내에 있다. NMOS 트랜지스터(N3)가 비트 라인들(BL)의 세트를 프리차지하는데 사용되는 것은 예시를 위한 것이다. 비트 라인들(BL)의 세트를 프리차지하는데 사용되는 다른 회로들 및/또는 PMOS 트랜지스터들과 같은 다른 유형들의 트랜지스터들, 또는 트랜지스터들의 수량들이 다양한 실시예들의 범위 내에 있다. 전압(Vpc)의 다른 값들이 다양한 실시예들의 범위 내에 있다.
등화 회로들(306)의 세트는 하나 이상의 등화 회로(306[1], 306[2], …, 306[N])를 포함한다.
등화 회로들(306)의 세트의 각각의 등화 회로(306[1], 306[2], …, 306[N])는 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍 사이에 커플링된다. 예를 들어, 일부 실시예들에서, 등화 회로(306[1])는 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에 커플링된다.
등화 회로들(306)의 세트의 각각의 등화 회로(306[1], 306[2], …, 306[N])는 프리차지 회로들(304)의 세트 중 대응하는 프리차지 회로들의 쌍 사이에 커플링된다. 예를 들어, 일부 실시예들에서, 등화 회로(306[1])는 프리차지 회로(304[1])와 프리차지 회로(304[2]) 사이에 커플링된다.
등화 회로들(306)의 세트의 각각의 등화 회로(306[1], 306[2], …, 306[N])는 등화 신호(EQ)를 수신하도록 구성된다. 일부 실시예들에서, 등화 회로들(306)의 세트 중 적어도 하나의 등화 회로(306[1], 306[2], …, 306[N])는 등화 신호(EQ)와는 상이한 신호를 수신하도록 구성된다.
등화 회로들(306)의 세트의 각각의 등화 회로(306[1], 306[2], …, 306[N])는 비트 라인들(BL)의 세트 중 비트 라인들의 쌍에 커플링되고, 등화 신호(EQ)에 응답하여 비트 라인들(BL)의 세트 중 비트 라인들의 쌍의 전압을 프리차지 전압(Vpc)으로 등화하도록(equalize) 구성된다. 예를 들어, 등화 회로(306[1])는 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에 커플링되고, 따라서 비트 라인들(BL[1] 및 BL[2])의 전압을 프리차지 전압(Vpc)과 동일하게 등화하도록 구성된다.
등화 회로들(306)의 세트의 각각의 등화 회로(306[1], 306[2], …, 306[N])는 PMOS 트랜지스터(P4)를 포함한다.
각각의 PMOS 트랜지스터(P4)는 비트 라인들(BL)의 세트 중 비트 라인들의 쌍에 커플링되고, 등화 신호(EQ)에 응답하여 비트 라인들(BL)의 세트 중 비트 라인들의 쌍을 전압(Vpc)으로 프리차지하도록 구성된다. 예를 들어, 등화 회로(306[1])의 PMOS 트랜지스터(P4)는 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에 커플링되고, 따라서 등화 신호(EQ)에 응답하여 비트 라인들(BL[1] 및 BL[2])의 전압을 프리차지 전압(Vpc)으로 등화하도록 구성된다. 이 예시에서, 등화 신호(EQ)가 로우 논리값으로 인가되었을 때, PMOS 트랜지스터(P4)가 턴온되어, 비트 라인들(BL[1] 및 BL[2])이 NMOS 트랜지스터(N3)의 소스들에서 동일한 전압 레벨[예를 들어, 전압(Vpc)]에 있도록 한다. 환언하면, 비트 라인들(BL[1] 및 BL[2])이 전압(Vpc)으로 등화되고 프리차지된다.
각각의 PMOS 트랜지스터(P4)의 게이트는 등화 신호(EQ)를 수신하도록 구성된다. 각각의 PMOS 트랜지스터(P4)의 드레인은 비트 라인들(BL)의 세트 중 비트 라인(BL[1], BL[2], …, BL[2N])과 커플링되고, 각각의 PMOS 트랜지스터(P4)의 소스는 비트 라인들(BL)의 세트 중 다른 비트 라인(BL[1], BL[2], …, BL[2N])과 커플링된다. 예를 들어, 등화 회로(306[1])의 PMOS 트랜지스터(P4)의 드레인은 비트 라인(BL[1])에 커플링되고, 등화 회로(306[2])의 PMOS 트랜지스터(P4)의 소스는 비트 라인(BL[2])에 커플링된다. 일부 실시예들에서, PMOS 트랜지스터의 드레인 및 소스는 상호교환적으로 사용된다.
등화 회로들(306)의 세트의 다른 수량들 또는 구성들은 본 개시의 범위 내에 있다. PMOS 트랜지스터(P4)가 비트 라인들(BL)의 세트 중 비트 라인들의 쌍을 등화하는데 사용되는 것은 예시를 위한 것이다. 비트 라인들(BL)의 세트 중 비트 라인들의 쌍을 등화하는데 사용되는 다른 회로들 및/또는 PMOS 트랜지스터들과 같은 다른 유형들의 트랜지스터들, 또는 트랜지스터들의 수량들이 다양한 실시예들의 범위 내에 있다. 전압(Vpc)의 다른 값들이 다양한 실시예들의 범위 내에 있다.
기록 드라이버 회로들(308)의 세트는 하나 이상의 기록 드라이버 회로(308[1], 308[2], …, 308[N])를 포함한다.
기록 드라이버 회로들(308)의 세트의 각각의 기록 드라이버 회로(308[1], 308[2], …, 308[N])는 노드들(ND)의 세트 중 대응하는 노드들(ND[1], ND[2], …, ND[2N])의 쌍에서 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍에 커플링된다. 예를 들어, 기록 드라이버 회로(308[1])는 노드(ND1)에서 비트 라인(BL[1])에 커플링되고, 노드(ND2)에서 비트 라인(BL[2])에 커플링된다.
기록 드라이버 회로들(308)의 세트의 각각의 기록 드라이버 회로(308[1], 308[2], …, 308[N])는, 데이터 신호들의 세트 중 대응하는 데이터 신호(DWB[1], DWB [2], …, DWB [N])를 수신하도록 구성되는 대응하는 입력 단자를 갖는다.
기록 드라이버 회로들(308)의 세트의 각각의 기록 드라이버 회로(308[1], 308[2], …, 308[N])는, 데이터 신호들의 세트 중 대응하는 데이터 신호(DataWRen[1], DataWRen[2], …, DataWRen[N])를 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍에 출력하도록 구성되는 대응하는 출력 단자를 갖는다. 예를 들어, 기록 드라이버 회로(308[1])는 데이터 신호(DWB[1])를 수신하도록, 그리고 데이터 신호(DataWRen[1])를 노드(ND1)에서 비트 라인(BL[1])에, 노드(ND2)에서 비트 라인(BL[2])에 출력하도록 구성된다.
일부 실시예들에서, 기록 드라이버 회로들(308)의 세트 중 하나 이상의 기록 드라이버 회로(308[1], 308[2], …, 308[N])는 대응하는 인버터(I[1], I[2], …, I[N])를 포함한다.
각각의 인버터(I[1], I[2], …, I[N])는, 데이터 신호들의 세트 중 대응하는 데이터 신호(DWB[1], DWB [2], …, DWB [N])를 수신하도록 구성되는 대응하는 입력 단자를 갖는다. 각각의 인버터(I[1], I[2], …, I[N])는, 데이터 신호들의 세트 중 대응하는 데이터 신호(DataWRen[1], DataWRen[2], …, DataWRen[N])를 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍에 출력하도록 구성되는 대응하는 출력 단자를 갖는다. 예를 들어, 인버터(I[1])는 데이터 신호(DWB[1])를 수신하도록, 그리고 데이터 신호(DataWRen[1])를 노드(ND1)에서 비트 라인(BL[1])에, 노드(ND2)에서 비트 라인(BL[2])에 출력하도록 구성된다.
기록 드라이버 회로들(308)의 세트 또는 인버터들(I[1], I[2], …, I[N])의 다른 수량들 또는 구성들은 본 개시의 범위 내에 있다. 비트 라인들(BL)의 세트 중 비트 라인들의 쌍에 데이터 신호를 출력하도록 구성된 인버터는 예시를 위해 사용된다. 비트 라인들(BL)의 세트 중 비트 라인들의 쌍에 데이터 신호를 출력하도록 구성되는 다른 회로들 및/또는 다른 유형의 트랜지스터들, 또는 트랜지스터들의 수량들이 다양한 실시예들의 범위 내에 있다. 예를 들어, 일부 실시예들에서, 대응하는 인버터를 대체하기 위해 버퍼가 이용될 수 있다.
전송 게이트 회로들(310)의 세트는 하나 이상의 전송 게이트 회로(310[1], 310[2], …, 310[2N])를 포함한다.
전송 게이트들(310)의 세트의 각각의 전송 게이트(310[1], 310[2], …, 310[2N])는 노드들(ND)의 세트 중 대응하는 노드에서 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])에 커플링된다. 예를 들어, 일부 실시예들에서, 전송 게이트(310[1])는 노드(ND1)에서 비트 라인(BL[1])에 커플링되고, 전송 게이트(310[2])는 노드(ND2)에서 비트 라인(BL[2])에 커플링된다.
전송 게이트들(310)의 세트 중 인접한 전송 게이트들(310[1], 310[2], …, 310[2N])의 쌍은 메모리 셀 어레이(302)의 대응하는 열(1, 2, …, N)에 위치되고, 대응하는 인에이블 신호(CS[1], CS[2], …, CS[N])[집합적으로 “제 1 세트의 인에이블 신호(CS)”로 지칭됨] 및 대응하는 상보적 인에이블 신호(CSB[1], CSB[2], …, CSB[N])[집합적으로 “제 2 세트의 인에이블 신호(CSB)”로 지칭됨]를 수신하도록 구성된다. 예를 들어, 일부 실시예들에서, 전송 게이트(310[1]) 및 전송 게이트(310[2])는 메모리 셀 어레이(302)의 열(1)에 위치되고, 전송 게이트(310[1])는 인에이블 신호(CS[1]) 및 상보적 인에이블 신호(CSB[1])를 수신하도록 구성되며, 전송 게이트(310[2])는 또한 인에이블 신호(CS[1]) 및 상보적 인에이블 신호(CSB[1])를 수신하도록 구성된다.
메모리 셀 어레이(302)의 각각의 열(1, 2, …, N) 내에서, 전송 게이트들(310)의 세트 중 인접한 전송 게이트들(310[1], 310[2], …, 310[2N])의 쌍은 또한 감지 증폭기들(312)의 세트 중 대응하는 감지 증폭기(312[1], 312[2], …, 312[N])에 커플링된다. 예를 들어, 일부 실시예들에서, 전송 게이트들(310[1] 및 310[2])은 메모리 셀 어레이(302)의 열(1)에 위치되고, 감지 증폭기(312[1])에 커플링된다.
전송 게이트들(310)의 세트 중 전송 게이트들(310[1], 310[2], …, 310[2N])의 각각의 쌍은, 제 1 세트의 인에이블 신호들(CE) 중 대응하는 인에이블 신호 및 제 2 세트의 인에이블 신호들(CSB) 중 대응하는 상보적 인에이블 신호에 응답하여, 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍과 감지 증폭기들(312)의 세트 중 대응하는 감지 증폭기 사이의 연결 또는 분리를 제공하도록 구성된다. 예를 들어, 전송 게이트(310[1] 및 310[2])는 비트 라인들(BL[1] 및 BL[2])과 감지 증폭기(312[1]) 사이의 연결 또는 분리를 제공하도록 구성된다.
노드들(ND)의 세트의 각각의 노드는 비트 라인들(BL)의 세트 중 대응하는 비트 라인과 전송 게이트들(310)의 세트 중 대응하는 전송 게이트 사이에 위치된다. 예를 들어, 노드들(ND1 및 ND2)은 대응하는 비트 라인들(BL[1] 및 BL[2])과 대응하는 전송 게이트들(310[1] 및 310[2]) 사이에 위치된다.
전송 게이트들(310)의 세트의 각각의 전송 게이트(310[1], 310[2], …, 310[N])는 PMOS 트랜지스터(P5)에 커플링되는 NMOS 트랜지스터(N4)를 포함한다.
메모리 셀 어레이(302)의 각각의 열(1, 2, …, N) 내에서, 각각의 NMOS 트랜지스터(N4)의 게이트는 제 1 세트의 인에이블 신호들(CS) 중 대응하는 인에이블 신호(CS[1], CS[2], …, CS[N])를 수신하도록 구성된다. 예를 들어, 전송 게이트(310[1])의 NMOS 트랜지스터(N4)의 게이트 및 전송 게이트(310[2])의 NMOS 트랜지스터(N4)의 게이트는 둘 다 인에이블 신호(CS[1])를 수신하도록 구성된다. 유사하게, 전송 게이트(310[2N-1])의 NMOS 트랜지스터(N4)의 게이트 및 전송 게이트(310[2N])의 NMOS 트랜지스터(N4)의 게이트는 둘 다 인에이블 신호(CS[N])를 수신하도록 구성된다.
메모리 셀 어레이(302)의 각각의 열(1, 2, …, N) 내에서, 각각의 PMOS 트랜지스터(P5)의 게이트는 제 2 세트의 인에이블 신호들(CSB) 중 대응하는 상보적 인에이블 신호(CSB[1], CSB[2], …, CSB[N])를 수신하도록 구성된다. 예를 들어, 전송 게이트(310[1])의 PMOS 트랜지스터(P5)의 게이트 및 전송 게이트(310[2])의 PMOS 트랜지스터(P5)의 게이트는 둘 다 상보적 인에이블 신호(CSB[1])를 수신하도록 구성된다. 유사하게, 전송 게이트(310[2N-1])의 MOS 트랜지스터(P5)의 게이트 및 전송 게이트(310[2N])의 MOS 트랜지스터(P5)의 게이트는 둘 다 상보적 인에이블 신호(CSB[N])를 수신하도록 구성된다. 일부 실시예들에서, 메모리 셀 어레이(302)의 각각의 열(1, 2, …, N) 내에서, NMOS 트랜지스터(N4)의 게이트는 PMOS 트랜지스터(P5)의 대응하는 게이트와 커플링된다.
전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 NMOS 트랜지스터(N4)의 드레인 및 전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 PMOS 트랜지스터(P5)의 소스는 노드들(ND)의 세트 중 대응하는 노드에서 비트 라인들(BL)의 세트 중 대응하는 비트 라인(BL[1], BL[2], …, BL[2N])에 커플링된다. 전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 NMOS 트랜지스터(N4)의 드레인은 전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 PMOS 트랜지스터(P5)의 소스에 커플링된다.
예를 들어, 일부 실시예들에서, 전송 게이트(310[1])의 NMOS 트랜지스터(N4)의 드레인 및 전송 게이트(310[1])의 PMOS 트랜지스터(P5)의 소스는 노드(ND1)에서 비트 라인(BL[1])에 커플링된다. 유사하게, 일부 실시예들에서, 전송 게이트(310[2])의 NMOS 트랜지스터(N4)의 드레인 및 전송 게이트(310[2])의 PMOS 트랜지스터(P5)의 소스는 노드(ND2)에서 비트 라인(BL[2])에 커플링된다.
예를 들어, 일부 실시예들에서, 전송 게이트(310[1])의 NMOS 트랜지스터(N4)의 드레인은 전송 게이트(310[1])의 PMOS 트랜지스터(P5)의 소스에 커플링된다. 유사하게, 전송 게이트(310[2])의 NMOS 트랜지스터(N4)의 드레인은 전송 게이트(310[2])의 PMOS 트랜지스터(P5)의 소스에 커플링된다.
전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 NMOS 트랜지스터(N4)의 소스는 전송 게이트들(310)의 세트 중 대응하는 전송 게이트(310[1], 310[2], …, 310[2N])의 각각의 PMOS 트랜지스터(P5)의 드레인에 커플링된다. 예를 들어, 일부 실시예들에서, 전송 게이트(310[1])의 NMOS 트랜지스터(N4)의 소스는 전송 게이트(310[1])의 PMOS 트랜지스터(P5)의 드레인에 커플링된다. 유사하게, 전송 게이트(310[2])의 NMOS 트랜지스터(N4)의 소스는 전송 게이트(310[2])의 PMOS 트랜지스터(P5)의 드레인에 커플링된다.
전송 게이트들(310)의 세트 중 대응하는 전송 게이트들(310[1], 310[2], …, 310[2N])의 쌍의 NMOS 트랜지스터들(N4)의 소스 단자들의 쌍은 감지 증폭기들(312)의 세트 중 대응하는 감지 증폭기(312[1], 312[2], …, 312[N])에 커플링된다. 전송 게이트들(310)의 세트 중 대응하는 전송 게이트들(310[1], 310[2], …, 310[2N])의 쌍의 PMOS 트랜지스터들(P5)의 드레인 단자들의 쌍은 감지 증폭기들(312)의 세트 중 대응하는 감지 증폭기(312[1], 312[2], …, 312[N])에 커플링된다. 예를 들어, 일부 실시예들에서, 전송 게이트(310[1])의 NMOS 트랜지스터(N4)의 소스 및 전송 게이트(310[1])의 PMOS 트랜지스터(P5)의 드레인은 감지 증폭기(312[1])에 각각 커플링된다. 유사하게, 전송 게이트(310[2])의 NMOS 트랜지스터(N4)의 소스 및 전송 게이트(310[2])의 PMOS 트랜지스터(P5)의 드레인은 감지 증폭기(312[1])에 커플링된다. 일부 실시예들에서, 전송 게이트들(310)의 세트는 열 선택 멀티플렉서들의 세트로 지칭된다.
전송 게이트들(310)의 세트의 다른 수량들 또는 구성들은 본 개시의 범위 내에 있다. 전송 게이트들(310)의 세트 내의 NMOS 트랜지스터(N4) 또는 PMOS 트랜지스터(P5)는 예시를 위해 사용된다. 전송 게이트들(310)의 세트로서의 다른 회로들 및/또는 NMOS 또는 PMOS 트랜지스터들과 같은 다른 유형들의 트랜지스터들, 또는 트랜지스터들의 수량들이 다양한 실시예들의 범위 내에 있다.
감지 증폭기 회로들(312)의 세트는 하나 이상의 감지 증폭기 회로(312[1], 312[2], …, 312[N])를 포함한다.
감지 증폭기들(312)의 세트 중 적어도 하나의 감지 증폭기(312[1], 312[2], …, 312[N])는, 비트 라인들(BL)의 세트 내의 대응하는 비트 라인들의 쌍 사이의 비트 라인 스플릿을 통해, 메모리 셀 어레이(302)의 메모리 셀에 저장된 데이터를 감지하거나 판독하도록 구성된다. 예를 들어, 일부 실시예들에서, 감지 증폭기(312[1])는 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 비트 라인 스플릿을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 감지하거나 판독하도록 구성된다. 이 예시에서, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 감지 또는 판독하기 위한 기준 비트 라인으로서 사용된다. 예시적인 감지 증폭기 회로에 관한 상세사항들은, 예를 들어 2018년 6월 29일에 출원된 미국 가출원 제 62/691745 호, 또는 2017년 6월 13일에 등록된 미국 특허 제 9,679,619 호, 2014년 9월 18일에 공개된 미국 등록전 공개 제 20140269128 호에서 발견되며, 이들 각각의 전체 내용은 참조로서 본원에 포함된다.
감지 증폭기들(312)의 세트의 각각의 감지 증폭기(312[1], 312[2], …, 312[N])는 감지 증폭기 인에이블 신호들(SAen)의 세트 중 대응하는 감지 증폭기 인에이블 신호(SAen[1], SAen[2], …, SAen[N])를 수신하도록 구성되는 대응하는 제 1 입력 단자를 갖는다.
감지 증폭기들(312)의 세트의 각각의 감지 증폭기들(312[1], 312[2], …, 312[N])은 노드들(ND)의 세트 중 대응하는 노드들(ND[1], ND[2], …, ND[2N])의 쌍에서 비트 라인들(BL)의 세트 중 대응하는 비트 라인들의 쌍에 커플링되는 대응하는 입력 단자들의 쌍을 더 포함한다. 감지 증폭기들(312)의 세트 중 감지 증폭기(312[1], 312[2], …, 312[N])의 입력 단자들의 각각의 대응하는 쌍은, 비트 라인들(BL)의 쌍 중 대응하는 비트 라인들의 쌍의 대응하는 전압들의 쌍을 수신하도록 구성된다. 예를 들어, 감지 증폭기(312[1])는 노드(ND1)에서 비트 라인(BL[1])에 전송 게이트(310[1])를 통해 커플링되고, 감지 증폭기(312[1])는 비트 라인(BL[1])의 대응하는 전압을 수신하도록 구성된다. 유사하게, 감지 증폭기(312[1])는 노드(ND2)에서 비트 라인(BL[2])에 전송 게이트(310[2])를 통해 커플링되고, 감지 증폭기(312[1])는 비트 라인(BL[2])의 대응하는 전압을 수신하도록 구성된다.
일부 실시예들에서, 감지 증폭기들(312)의 세트의 각각의 감지 증폭기는, 감지 증폭기 인에이블 신호들(SAen)의 세트 중 한 감지 증폭기 인에이블 신호에 응답하여, 비트 라인들(BL)의 세트 중 한 비트 라인의 전압과 비트 라인들(BL)의 세트 중 다른 비트 라인의 전압 사이의 차이를 감지하도록 구성된다. 일부 실시예들에서, 다른 비트 라인의 전압은 한 비트 라인의 전압과 다른 비트 라인의 전압 사이의 비트 라인 스플릿을 전개(develop)시키는 것에 대한 기준 비트 라인으로서 사용된다. 일부 실시예들에서, 다른 비트 라인은 한 비트 라인에 인접해 있거나 한 비트 라인 바로 옆에 있다.
감지 증폭기들(312)의 세트의 각각의 감지 증폭기(312[1], 312[2], …, 312[N])는, 감지 증폭기 인에이블 신호들(SAen)의 세트 중 한 감지 증폭기 인에이블 신호에 응답하여, 데이터 신호들의 세트 중 대응하는 데이터 신호(DataOut[1], DataOut[2], …, DataOut[N])를 출력하도록 구성되는 대응하는 출력 단자를 갖는다. 예를 들어, 감지 증폭기(312[1])는 감지 증폭기 인에이블 신호(SAen[1])에 응답하여 데이터 신호(DataOut[1])를 출력하도록 구성되고, 감지 증폭기(312[N])는 감지 증폭기 인에이블 신호(SAen[N])에 응답하여 데이터 신호(DataOut[N])를 출력하도록 구성된다.
감지 증폭기들(312)의 세트의 다른 회로들, 수량들 또는 구성들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 비트 라인(BL[2])이 메모리 셀(302[1,1])에 커플링되지 않을지라도, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 판독할 때 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다. 일부 실시예들에서, 비트 라인(BL[2])을 기준 비트 라인으로서 사용함으로써, 감지 증폭기(312[1])가 차동 감지 구성으로 구현되어 다른 접근법들보다 빠른 감지 시간 및 낮은 신호대 잡음비를 초래한다.
일부 실시예들에서, NMOS 트랜지스터들(N3)에 의해 비트 라인들(BL[1] 및 BL[2])을 프리차지 전압(Vpc)으로 프리차지하는 것은, 추가 회로부로부터 생성되는 프리차지 전압 레벨들을 갖는 다른 접근법들과 비교하여 고유 프리차지 전압 레벨을 초래한다.
일부 실시예들에서, 메모리 셀(302[1,1]) 내에 PMOS 트랜지스터(P3)를 사용하는 것은 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P2)가 비트 라인(BL[1])을 공급 전압(Vcc)(예를 들어, 논리적으로 하이)으로 풀링하도록 하여, 다른 접근법들보다 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에서 더 큰 비트 라인 스플릿이 전개되도록 하고 감지 증폭기(312[1])가 기록 데이터를 더 잘 감지하도록 하는 더 큰 미리 결정된 값(ΔV)을 초래한다.
일부 실시예들에서, 메모리 회로(300)는 또한 단순화를 위해 설명되지 않는 다른 회로들(예를 들어, 다른 드라이버 회로들, 타이밍 회로들, 디코더 회로들 등)을 포함한다.
도 4는 일부 실시예들에 따른, 메모리 회로(400)의 회로도이다. 도 4는 영역을 감소시키도록 감지 증폭기를 공유하기 위해 다수의 열들이 어떻게 선택될 수 있는지(예를 들어, 열 멀티플렉싱)를 예시한다. 일부 실시예들에서, 메모리 회로(400)는 단일 감지 증폭기[예를 들어, 감지 증폭기(412)]를 갖는 4:1 열 멀티플렉싱 회로 구현예이다.
메모리 회로(400)는 메모리 셀 어레이(402), 기록 드라이버 회로들(408)의 세트, 전송 게이트 회로들(410)의 세트 및 감지 증폭기(412)를 포함한다.
메모리 셀 어레이(402)는 도 2의 메모리 셀 어레이(200)의 변형예이며, 따라서 유사한 상세 설명은 생략된다. 예를 들어, 메모리 셀 어레이(402)는 M=2 행 및 N=4 열들일 때의 메모리 셀 어레이(200)에 대응한다. 환언하면, 메모리 셀 어레이(402)는 도 2의 메모리 셀 어레이(200)의 행들(1 및 2) 및 열들(1, 2, 3 및 4)을 포함한다. 메모리 셀 어레이(402)는, 메모리 셀들(202[1,1], 202[1,2], …, 202[2,2], …, 202[2,8])의 어레이에 커플링되는 비트 라인들(BL)의 세트 중 비트 라인들(BL[1], BL[2], …, BL[8]) 및 워드 라인들(WL)의 세트 중 워드 라인들(WL[1], WL[2], …, Wl[4])을 포함한다.
비트 라인들(BL[1], BL[3], BL[5] 및 BL[7])은 홀수 비트 라인들(BLodd)의 세트로 지칭된다. 비트 라인들(BL[2], BL[4], BL[6] 및 BL[8])은 짝수 비트 라인들(BLeven)의 세트로 지칭된다.
기록 드라이버 회로들(408)의 세트는 도 3의 기록 드라이버 회로들(308)의 세트와 유사하며, 따라서 유사한 상세 설명은 생략된다. 기록 드라이버 회로(408[1]) 내의 인버터(I[1]) 및 기록 드라이버 회로(408[2]) 내의 인버터(I[2])는 도 3의 인버터들(I[1], I[2], …, I[N]) 중 하나 이상과 유사하며, 따라서 유사한 상세 설명은 생략된다. 전송 게이트 회로들(410)의 세트는 도 3의 전송 게이트 회로들(310)의 세트와 유사하며, 따라서 유사한 상세 설명은 생략된다. 감지 증폭기(412)는 도 3의 감지 증폭기들(312)의 세트 중 적어도 하나의 감지 증폭기와 유사하며, 따라서 유사한 상세 설명은 생략된다.
기록 드라이버 회로들(408)의 세트는 기록 드라이버 회로들(408[1] 및 408[2]) 중 하나 이상을 포함한다. 기록 드라이버 회로들(408[1] 및 408[2])은 대응하는 인버터들(I[1] 및 I[2])을 포함한다. 기록 드라이버 회로들(408[1] 및 408[2])은 도 3의 대응하는 기록 드라이버 회로들(308[1] 및 308[N])과 유사하며, 따라서 유사한 상세 설명은 생략된다. 인버터들(I[1] 및 I[2])은 도 3의 대응하는 인버터들(I[1] 및 I[N])과 유사하며, 따라서 유사한 상세 설명은 생략된다.
기록 드라이버 회로(408[1])는 노드들(D)의 세트 중 노드들(D1, D2, D3 및 D4)에 커플링된다. 기록 드라이버 회로(408[1])는 전송 게이트들(410) 중 대응하는 전송 게이트(410[1], 410[3], 410[5], 410[7])에 의해 홀수 비트 라인들(BLodd)의 세트 중 대응하는 비트 라인(BL[1], BL[3], BL[5], BL[7])에 커플링된다.
기록 드라이버 회로(408[2])는 노드들(E)의 세트 중 노드들(E1, E2, E3 및 E4)에 커플링된다. 기록 드라이버 회로(408[2])는 전송 게이트들(410) 중 대응하는 전송 게이트(410[2], 410[4], 410[6], 410[8])에 의해 짝수 비트 라인들(BLeven)의 세트 중 대응하는 비트 라인(BL[2], BL[4], BL[6], BL[8])에 커플링된다.
기록 드라이버 회로(408[1] 또는 408[2])는 전송 게이트들(410)의 세트 아래에 위치된다. 기록 드라이버 회로(408[1] 또는 408[2])는 전송 게이트들(410)의 세트와 감지 증폭기(412) 사이에 있다.
전송 게이트들(410)의 세트는 전송 게이트들(410[1], 410[2], …, 410[8]) 중 하나 이상을 포함한다. 전송 게이트들(410[1], 410[2], …, 410[8])은 도 3의 대응하는 전송 게이트들(310[1], 310[2], …, 310[8])과 유사하며, 따라서 유사한 상세 설명은 생략된다.
전송 게이트들(410)의 세트 중 전송 게이트(410[1], 410[3], 410[5], 410[7])는 노드들(D)의 세트 중 대응하는 노드(D1, D2, D3, D4)와 홀수 비트 라인들(BLodd)의 세트 중 대응하는 비트 라인(BL[1], BL[3], BL[5], BL[7]) 사이에 커플링된다.
전송 게이트들(410)의 세트 중 전송 게이트(410[2], 410[4], 410[6], 410[8])는 노드들(E)의 세트 중 대응하는 노드(E4, E3, E2, E1)와 짝수 비트 라인들(BLeven)의 세트 중 대응하는 비트 라인(BL[2], BL[4], BL[6], BL[8]) 사이에 커플링된다.
감지 증폭기(412)는 제 1 입력 단자, 제 2 입력 단자, 제 3 입력 단자 및 출력 단자를 포함한다.
감지 증폭기(412)의 제 1 입력 단자는 감지 증폭기들(312)의 세트 중 하나 이상의 감지 증폭기의 제 1 입력 단자와 유사하며, 따라서 유사한 상세 설명은 생략된다.
감지 증폭기(412)의 제 1 입력 단자는 감지 증폭기 인에이블 신호(SAen')를 수신하도록 구성된다. 감지 증폭기 인에이블 신호(SAen')는 감지 증폭기 인에이블 신호들(SAen)의 세트 중 하나 이상의 감지 증폭기 인에이블 신호와 유사하며, 따라서 유사한 상세 사항은 생략된다.
감지 증폭기(412)의 제 2 입력 단자는 노드(D1)에 의해 노드들(D)의 세트 중 노드들(D2, D3 및 D4)에 커플링된다. 감지 증폭기(412)의 제 2 입력 단자는 전송 게이트들(410) 중 대응하는 전송 게이트(410[1], 410[3], 410[5], 410[7])에 의해 홀수 비트 라인들(BLodd)의 세트 중 대응하는 비트 라인(BL[1], BL[3], BL[5], BL[7])에 커플링된다.
감지 증폭기(412)의 제 3 입력 단자는 노드(E1)에 의해 노드들(E)의 세트 중 노드들(E4, E3 및 E2)에 커플링된다. 감지 증폭기(412)의 제 3 입력 단자는 전송 게이트들(410) 중 대응하는 전송 게이트(410[2], 410[4], 410[6], 410[8])에 의해 짝수 비트 라인들(BLeven)의 세트 중 대응하는 비트 라인(BL[2], BL[4], BL[6], BL[8])에 커플링된다.
감지 증폭기(412)의 출력 단자는 감지 증폭기들(312)의 세트 중 하나 이상의 감지 증폭기의 출력 단자와 유사하며, 따라서 유사한 상세 설명은 생략된다. 감지 증폭기(412)의 출력 단자는 데이터 신호(DataOut')를 출력하도록 구성된다. 데이터 신호(DataOut')는 데이터 신호들의 세트(DataOut') 중 하나 이상의 데이터 신호와 유사하며, 따라서 유사한 상세 사항은 생략된다.
일부 실시예들에서, 메모리 회로(400)는 단일 감지 증폭기[예를 들어, 감지 증폭기(412)]를 갖는 4:1 열 멀티플렉싱 회로 구현예로 지칭된다. 일부 실시예들에서, 메모리 셀 어레이(402)의 열들(1, 2, 3 및 4)은, 메모리 셀 어레이(402) 내의 메모리 셀의 기록 또는 판독 사이클 동안, 대응하는 짝수 비트 라인 및 대응하는 홀수 비트 라인을 포함하는 단일 열이 선택될 수 있도록, 서로 멀티플렉싱된다. 예를 들어, 일부 실시예들에서, 홀수 비트 라인들(BLodd)의 세트 중 비트 라인(BL[1], BL[3], BL[5], BL[7]) 및 짝수 비트 라인들(BLeven)의 세트 중 대응하는 비트 라인(BL[2], BL[4], BL[6], Bl[8])은, 제 1 세트의 인에이블 신호들(CS) 중 대응하는 인에이블 신호(CS[1], CS[2], CS[3], Cs[4])가 논리적으로 하이이고, 제 2 세트의 인에이블 신호들(CSB) 중 상보적 인에이블 신호(CSB[1], CSB[2], CSB[3], CSB[4])가 논리적으로 로우인 것에 의해 선택된다. 일부 실시예들에서, 개별 열을 선택함으로써, 홀수 비트 라인 또는 짝수 비트 라인 중 하나에 커플링되는 선택된 열 내의 메모리 셀이 기록 드라이버 회로(408[1] 또는 408[2])에 의해 기록되거나 감지 증폭기(412)에 의해 판독된다.
함께 멀티플렉싱되는 다른 개수의 열들 또는 메모리 회로(400)의 구성들은 본 개시의 범위 내에 있다. 예를 들어, 메모리 셀 어레이(402) 내의 다른 개수들의 행들 및/또는 열들, 및 열 멀티플렉싱 조합들은 본 개시의 범위 내에 있다.
일부 실시예들에서, 도 4의 메모리 회로(400)는 도 3의 메모리 회로(300)의 프리차지 회로들(304)의 세트 및 등화 회로들(306)의 세트를 도시하지 않지만, 메모리 회로(300)의 프리차지 회로들(304)의 세트 및 등화 회로들(306)의 세트가 또한 메모리 회로(400) 내에 포함될 수 있으며, 따라서 유사하 상세 설명은 생략된다. 도 4는 영역을 감소시키도록 감지 증폭기를 공유하기 위해 다수의 열들이 어떻게 선택될 수 있는지(열 멀티플렉싱)를 예시한다.
메모리 회로(400)의 다른 회로들, 수량들 또는 구성들은 본 개시의 범위 내에 있다. 예를 들어, 메모리 셀 어레이(402) 내의 다른 개수들의 행들 및/또는 열들, 및 열 멀티플렉싱 조합들은 본 개시의 범위 내에 있다.
파형들 - 1의 판독 동작
도 5는 일부 실시예들에 따른, 파형들(500)의 그래프이다.
파형(500)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])에 저장된 하이 논리값의 판독 동작시의 신호들의 파형들에 대응한다.
이 예시에서, 메모리 셀(302[1,1])은 초기에 하이 논리값을 저장하고, 메모리 셀(302[1,1])의 하이 논리값의 판독 동작이 감지 증폭기(312[1])에 의해 수행된다. 이 예시에서, 논리적 하이는 공급 전압(Vcc)과 동일하고, 논리적 로우는 공급 전압(Vss)과 동일하다.
일부 실시예들에서, 커브(502)는 도 3 또는 도 4의 비트 라인(BL[1])의 비트 라인 신호(BL1)를 나타내고, 커브(504)는 도 3 또는 도 4의 비트 라인(BL[2])의 비트 라인 신호(BL2)를 나타내며, 커브(505)는 등화 회로(306[1])에 의해 수신된 등화 신호(EQ)를 나타내고, 커브(506)는 프리차지 회로(304[1] 또는 304[2])에 의해 수신된 프리차지 신호(PCH)를 나타내며, 커브(508)는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)를 나타내고, 커브(510)는 적어도 전송 게이트(310[1], 310[2], 410[1] 또는 410[2])에 의해 수신된 신호(CS)를 나타내며, 커브(512)는 감지 증폭기(312[1] 또는 412)에 의해 수신된 감지 증폭기 인에이블 신호(SAen)를 나타낸다.
시간(T0)에서, 커브(505)는 하이 논리값이어서 등화 회로(306[1])가 오프를 유지하게 하고, 커브(506)는 로우 논리값이어서 프리차지 회로들(304[1] 및 304[2])이 오프를 유지하게 한다.
시간(T0)에서, 커브(508)는 하이 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 오프를 유지하게 하고, 비트 라인들(BL[1] 및 BL[2])은 메모리 셀(302[1,1])에 연결되지 않는다.
시간(T0)에서, 커브(510)는 로우 논리값이어서 전송 게이트들(310[1] 및 310[2])이 오프를 유지하게 하고, 비트 라인들(BL[1] 및 BL[2])은 감지 증폭기(312[1,1])에 연결되지 않는다.
시간(T0)에서, 커브(512)는 로우 논리값이어서 감지 증폭기(312[1])가 오프를 유지하게 한다.
시간(T1)에서, 커브(505)는 로우 논리값으로 천이(transition)되어 등화 회로(306[1]) 내의 PMOS 트랜지스터(P4)가 턴온되기 시작하게 하고, 커브(506)는 로우 논리값으로부터 하이 논리값으로 천이되어 프리차지 회로들(304[1] 및 304[2]) 각각 내의 NMOS 트랜지스터들(N3)이 턴온되기 시작하게 한다. 턴온되기 시작한 NMOS 트랜지스터들(N3)은 [커브들(502 및 504)에 의해 각각 도시된 바와 같이] 비트 라인들(BL[1] 및 BL[2])이 대응하는 프리차지 회로들(304[1] 및 304[2])에 의해 프리차지 전압(Vpc)으로 천이되기 시작하게 한다. 환언하면, 커브들(502 및 504)은 턴온되는 NMOS 트랜지스터들(N3)에 의해 프리차지 전압(Vpc)으로 천이되기 시작한다.
시간(T1)에서, 커브(505)는 로우 논리값이어서 등화 회로(306[1]) 내의 PMOS 트랜지스터(P4)가 등화 회로(306[1])를 턴온되게 하고 이에 의해 비트 라인들(BL[1] 및 BL[2])을 커플링하고 비트 라인들(BL[1] 및 BL[2])의 대응하는 전압들을 등화하며, 커브(506)은 하이 논리값이어서 프리차지 회로들(304[1] 및 304[2]) 각각 내의 NMOS 트랜지스터들(N3)이 턴온되게 하고 이에 의해 [커브들(502 및 504)에 의해 각각 도시된 바와 같이] 비트 라인들(BL[1] 및 BL[2])을 프리차지 전압(Vpc)으로 프리차지한다.
시간(T2)에서, 커브(510)는 로우 논리값으로부터 하이 논리값으로 천이되어 전송 게이트들(310[1] 및 310[2])이 턴온되게 한다. 전송 게이트들(310[1] 및 310[2])이 턴온된 결과로서, 대응하는 비트 라인들(BL[1] 및 BL[2])이 감지 증폭기(312[1,1])에 연결되게 한다.
시간(T3)에서, 커브(510)는 하이 논리값이어서 전송 게이트들(310[1] 및 310[2])이 턴온되게 하고 이에 의해 대응하는 비트 라인들(BL[1] 및 BL[2])을 감지 증폭기(312[1,1])에 연결한다.
시간(T4)에서, 커브들(502 및 504)은 프리차지 전압(Vpc)에 있고, 커브(505)는 하이 논리값으로 천이되어 등화 회로(306[1]) 내의 PMOS 트랜지스터(P4)가 턴오프되기 시작하게 하고, 커브(506)는 하이 논리값으로부터 로우 논리값으로 천이되어 프리차지 회로들(304[1] 및 304[2]) 각각 내의 NMOS 트랜지스터들(N3)이 턴오프되기 시작하게 한다. 시간(T4) 후, 커브(502)는 프리차지 전압(Vpc)으로 유지되고 비트 라인(BL[1]) 및 감지 증폭기(312[1])에 대한 기준 전압으로서 사용된다.
시간(T5)에서, 커브(505)는 하이 논리값이어서 등화 회로(306[1]) 내의 PMOS 트랜지스터(P4)가 턴오프되게 하고, 커브(506)는 로우 논리값이어서 프리차지 회로들(304[1] 및 304[2]) 각각 내의 NMOS 트랜지스터들(N3)이 턴오프되게 한다.
시간(T6)에서, 커브(508)는 하이 논리값으로부터 로우 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되기 시작하게 한다. 시간(T6) 전에, 메모리 셀(302[1,1])에 노드(ND1)에서 논리적 하이가 저장된다. PMOS 트랜지스터(P3)가 턴온되기 시작함에 따라 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])에 연결되게 하고 이에 의해 비트 라인(BL[1])의 전압이 노드(ND1)의 저장된 하이 논리값을 향해 풀링되게 한다. 시간(T6)에서의 커브(502)는 프리차지 전압(Vpc)로부터 하이 논리값으로의 비트 라인(BL[1])의 전압의 천이를 예시한다.
시간(T7)에서, 커브(508)는 로우 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되게 하고 이에 의해 메모리 셀(302[1,1])의 노드(ND1)를 비트 라인(BL[1])에 연결한다. 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])에 연결됨에 따라, 시간(T7)에서의 커브(502)에 의해 도시된 바와 같이 비트 라인(BL[1])의 전압이, 저장된 하이 논리값을 향해 풀링되는 것을 지속하게 한다.
시간(T8)에서, 커브(510)는 하이 논리값으로부터 로우 논리값으로 천이되어 전송 게이트들(310[1] 및 310[2])이 턴오프되기 시작하게 한다. 전송 게이트들(310[1] 및 310[2])이 턴오프된 결과로서, 대응하는 비트 라인들(BL[1] 및 BL[2])이 감지 증폭기(312[1,1])로부터 연결해제되기 시작하게 한다. 일부 실시예들에서, 하이 논리값으로부터 로우 논리값으로의 커브(510)의 천이는, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿이, 감지 증폭기(312[1])가 데이터 스플릿을 검출하기에 충분한 미리 결정된 값(ΔV) 이상일 때 발생한다. 시간(T8)에서, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿은 대응하는 커브들(502 및 504)에 의해 도시된 바와 같이 미리 결정된 값(ΔV)과 동일하다. 일부 실시예들에서, 미리 결정된 값(ΔV)은 NMOS 트랜지스터(N3)의 문턱 전압(Vth)과 동일하다.
시간(T9)에서, 커브(510)는 로우 논리값이어서 전송 게이트들(310[1] 및 310[2])이 턴오프되게 하고 이에 의해 대응하는 비트 라인들(BL[1] 및 BL[2])을 감지 증폭기(312[1,1])로부터 연결해제한다.
시간(T9)에서, 커브(512)는 로우 논리값으로부터 하이 논리값으로 천이되어 감지 증폭기(312[1])가 턴온되기 시작하게 한다. 일부 실시예들에서, 감지 증폭기(312[1])는, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿이 미리 결정된 값(ΔV) 이상이 된 후, 감지 증폭기 인에이블 신호(SAen[1])에 의해 인에이블되거나 턴온되도록 설정된다.
시간(T10)에서, 커브(508)는 로우 논리값으로부터 하이 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴오프되기 시작하게 한다. PMOS 트랜지스터(P3)가 턴오프되기 시작함에 따라 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])으로부터 연결해제되게 한다.
시간(T10)에서, 커브(512)는 하이 논리값이어서 감지 증폭기(312[1])가 턴온되게 한다. 일부 실시예들에서, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿이 미리 결정된 값(ΔV) 이상인 것은 감지 증폭기(312[1])가 메모리 셀(302[1,1])에 저장된 데이터를 정확히 감지 또는 판독하게 한다. 일부 실시예들에서, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 판독할 때 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다. 일부 실시예들에서, 메모리 셀(302[1,2])에 저장된 데이터가 비트 라인(BL[2])을 통해 판독되었으면, 비트 라인(BL[1])이 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다. 환언하면, 판독될 선택된 메모리 셀에 연결된 비트 라인에 따라 기준 비트 라인이 변경된다.
일부 실시예들에서, 비트 라인(BL[2])이 메모리 셀(302[1,1])에 커플링되지 않을지라도, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 판독할 때 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다. 일부 실시예들에서, 비트 라인(BL[2])을 기준 비트 라인으로서 사용함으로써, 감지 증폭기(312[1])가 차동 감지 구성으로 구현되어 다른 접근법들보다 빠른 감지 시간 및 낮은 신호대 잡음비를 초래한다.
일부 실시예들에서, NMOS 트랜지스터들(N3)에 의해 비트 라인들(BL[1] 및 BL[2])을 프리차지 전압(Vpc)으로 프리차지하는 것은, 추가 회로부로부터 생성되는 프리차지 전압 레벨들을 갖는 다른 접근법들과 비교하여 고유 프리차지 전압 레벨을 초래한다.
일부 실시예들에서, 메모리 셀(302[1,1]) 내에 PMOS 트랜지스터(P3)를 사용하는 것은 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P2)가 비트 라인(BL[1])을 공급 전압(Vcc)(예를 들어, 논리적으로 하이)으로 풀링하도록 하여, 다른 접근법들보다 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에서 더 큰 비트 라인 스플릿이 전개되도록 하고 감지 증폭기(312[1])가 기록 데이터를 더 잘 감지하도록 하는 더 큰 미리 결정된 값(ΔV)을 초래한다.
도 5가 메모리 셀(302[1,1]), 비트 라인들(BL[1] 및 BL[2]), 프리차지 회로들(304[1] 및 304[2]), 워드 라인(WL[1]), 전송 게이트들(310[1] 및 310[2]) 및 감지 증폭기(312[1]), 및 대응하는 신호들을 참조하여 설명된 한편, 도 5의 교시들은 도 3의 메모리 회로(300) 또는 도 4의 메모리 회로(400) 내의 다른 회로들 및 대응하는 신호들에 또한 적용가능하다. 또한, 도 3을 참조하여 설명된 메모리 회로(300)의 이점들 중 하나 이상이 도 4의 메모리 회로(400)에 또한 적용가능하다.
파형들 - 0의 판독 동작
도 6은 일부 실시예들에 따른, 파형들(600)의 그래프이다.
파형(600)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])에 저장된 로우 논리값의 판독 동작시의 신호들의 파형들에 대응한다.
파형들(600)은 도 5의 파형(500)의 변형예이다. 파형들(600)은 도 5의 파형들(500)과 유사하며, 따라서 유사한 상세 설명은 생략된다.
파형들(600)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])의 판독 동작시의 신호들의 파형들을 포함한다. 이 예시에서, 메모리 셀(302[1,1])은 초기에 로우 논리값을 저장하고, 메모리 셀(302[1,1])의 로우 논리값의 판독 동작이 감지 증폭기(312[1])에 의해 수행된다. 이 예시에서, 논리적 하이는 공급 전압(Vcc)과 동일하고, 논리적 로우는 공급 전압(Vss)과 동일하다.
일부 실시예들에서, 커브(602)는 도 3 또는 도 4의 비트 라인(BL[1])의 비트 라인 신호(BL1)를 나타내고, 커브(604)는 도 3 또는 도 4의 비트 라인(BL[2])의 비트 라인 신호(BL2)를 나타내며, 커브(605)는 등화 회로(306[1])에 의해 수신된 등화 신호(EQ)를 나타내고, 커브(606)는 프리차지 회로(304[1] 또는 304[2])에 의해 수신된 프리차지 신호(PCH)를 나타내며, 커브(608)는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)를 나타내고, 커브(610)는 적어도 전송 게이트(310[1], 310[2], 410[1] 또는 410[2])에 의해 수신된 신호(CS)를 나타내며, 커브(612)는 감지 증폭기(312[1] 또는 412)에 의해 수신된 감지 증폭기 인에이블 신호(SAen)를 나타낸다.
시간(T0)부터 시간(T5)까지, 커브들(602, 604, 605, 606, 608, 610 및 612)은 도 5의 대응하는 커브들(502, 504, 505, 506, 508, 510 및 512)과 유사하며, 따라서 유사한 상세 설명은 생략된다.
시간(T4) 후, 커브(602)는 프리차지 전압(Vpc)으로 유지되고 비트 라인(BL[1]) 및 감지 증폭기(312[1])에 대한 기준 전압으로서 사용된다.
시간(T6)에서, 커브(608)는 하이 논리값으로부터 로우 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되기 시작하게 한다. 시간(T6) 전에, 메모리 셀(302[1,1])에 노드(ND1)에서 논리적 로우가 저장된다. PMOS 트랜지스터(P3)가 턴온되기 시작함에 따라 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])에 연결되게 하고 이에 의해 비트 라인(BL[1])의 전압이 노드(ND1)의 저장된 로우 논리값을 향해 풀링되게 한다. 시간(T6)에서의 커브(602)는 프리차지 전압(Vpc)로부터 로우 논리값으로의 비트 라인(BL[1])의 전압의 천이를 예시한다.
시간(T7)에서, 커브(608)는 로우 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되게 하고 이에 의해 메모리 셀(302[1,1])의 노드(ND1)를 비트 라인(BL[1])에 연결한다. 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])에 연결됨에 따라, 시간(T7)에서의 커브(602)에 의해 도시된 바와 같이 비트 라인(BL[1])의 전압이, 저장된 로우 논리값을 향해 풀링되는 것을 지속하게 한다.
시간(T8)에서, 커브(610)는 하이 논리값으로부터 로우 논리값으로 천이되어 전송 게이트들(310[1] 및 310[2])이 턴오프되기 시작하게 한다. 전송 게이트들(310[1] 및 310[2])이 턴오프된 결과로서, 대응하는 비트 라인들(BL[1] 및 BL[2])이 감지 증폭기(312[1,1])로부터 연결해제되기 시작하게 한다. 일부 실시예들에서, 하이 논리값으로부터 로우 논리값으로의 커브(610)의 천이는, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿이, 감지 증폭기(312[1])가 데이터 스플릿을 검출하기에 충분한 미리 결정된 값(ΔV) 이상일 때 발생한다. 시간(T8)에서, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿은 대응하는 커브들(602 및 604)에 의해 도시된 바와 같이 미리 결정된 값(ΔV)과 동일하다. 일부 실시예들에서, 미리 결정된 값(ΔV)은 NMOS 트랜지스터(N3)의 공급 전압(Vcc)에서 문턱 전압(Vth)에 2를 곱한 값을 뺀 값(ΔV = Vcc - 2Vth)과 동일하다.
시간(T9)에서, 커브(610)는 로우 논리값이어서 전송 게이트들(310[1] 및 310[2])이 턴오프되게 하고 이에 의해 대응하는 비트 라인들(BL[1] 및 BL[2])을 감지 증폭기(312[1,1])로부터 연결해제한다.
시간(T9)에서, 커브(612)는 로우 논리값으로부터 하이 논리값으로 천이되어 감지 증폭기(312[1])가 턴온되기 시작하게 한다. 일부 실시예들에서, 감지 증폭기(312[1])는, 비트 라인(BL[0])과 비트 라인(BL[2]) 사이의 데이터 스플릿이 미리 결정된 값(ΔV) 이상이 된 후, 감지 증폭기 인에이블 신호(SAen[1])에 의해 인에이블되거나 턴온되도록 설정된다.
시간(T10)에서, 커브(608)는 로우 논리값으로부터 하이 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴오프되기 시작하게 한다. PMOS 트랜지스터(P3)가 턴오프되기 시작함에 따라 메모리 셀(302[1,1])의 노드(ND1)가 비트 라인(BL[1])으로부터 연결해제되게 한다.
시간(T10)에서, 커브(612)는 하이 논리값이어서 감지 증폭기(312[1])가 턴온되게 한다. 일부 실시예들에서, 비트 라인(BL[1])과 비트 라인(BL[2]) 사이의 데이터 스플릿이 미리 결정된 값(ΔV) 이상인 것은 감지 증폭기(312[1])가 메모리 셀(302[1,1])에 저장된 데이터를 정확히 감지 또는 판독하게 한다. 일부 실시예들에서, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 판독할 때 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다.
일부 실시예들에서, 비트 라인(BL[2])이 메모리 셀(302[1,1])에 커플링되지 않을지라도, 비트 라인(BL[2])은 비트 라인(BL[1])을 통해, 메모리 셀(302[1,1])에 저장된 데이터를 판독할 때 감지 증폭기(312[1])에 대한 기준 비트 라인으로서 사용된다. 일부 실시예들에서, 비트 라인(BL[2])을 기준 비트 라인으로서 사용함으로써, 감지 증폭기(312[1])가 차동 감지 구성으로 구현되어 다른 접근법들보다 빠른 감지 시간 및 낮은 신호대 잡음비를 초래한다.
일부 실시예들에서, NMOS 트랜지스터들(N3)에 의해 비트 라인들(BL[1] 및 BL[2])을 프리차지 전압(Vpc)으로 프리차지하는 것은, 추가 회로부로부터 생성되는 프리차지 전압 레벨들을 갖는 다른 접근법들과 비교하여 고유 프리차지 전압 레벨을 초래한다.
일부 실시예들에서, 메모리 셀(302[1,1]) 내에 PMOS 트랜지스터(P3)를 사용하는 것은 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P2)가 비트 라인(BL[1])을 공급 전압(Vcc)(예를 들어, 논리적으로 하이)으로 풀링하도록 하여, 다른 접근법들보다 비트 라인(BL[1])과 비트 라인(BL[2]) 사이에서 더 큰 비트 라인 스플릿이 전개되도록 하고 감지 증폭기(312[1])가 기록 데이터를 더 잘 감지하도록 하는 더 큰 미리 결정된 값(ΔV)을 초래한다.
도 6이 메모리 셀(302[1,1]), 비트 라인들(BL[1] 및 BL[2]), 프리차지 회로들(304[1] 및 304[2]), 워드 라인(WL[1]), 전송 게이트들(310[1] 및 310[2]) 및 감지 증폭기(312[1]), 및 대응하는 신호들을 참조하여 설명된 한편, 도 6의 교시들은 도 3의 메모리 회로(300) 또는 도 4의 메모리 회로(400) 내의 다른 회로들 및 대응하는 신호들에 또한 적용가능하다.
파형들 - 기록 동작
도 7의 A 및 도 7의 B는 일부 실시예들에 따른, 대응하는 파형들(700A 및 700B)의 그래프들이다.
파형(700A)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])에 저장된 하이 논리값의 기록 동작시의 신호들의 파형들에 대응한다. 파형(700B)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])에 저장된 로우 논리값의 기록 동작시의 신호들의 파형들에 대응한다.
파형들(700A 및 700B)은 도 5의 파형(500)의 변형예이다. 파형들(700A 및 700B)은 도 5의 파형들(500)과 유사하며, 따라서 유사한 상세 설명은 생략된다.
일부 실시예들에서, 커브(702)는 적어도 도 3 또는 도 4의 비트 라인(BL[1])의 데이터 신호(DataWRen) 또는 비트 라인 신호(BL1)를 나타내고, 커브(704)는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)를 나타낸다. 커브(704)는 커브 부분(706) 또는 커브 부분(708)(아래에서 설명됨)을 포함한다.
시간(T0)에서, 커브(702)는 로우 논리값이고, 커브(704)는 하이 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 오프를 유지하게 한다.
시간(T1)에서, 커브(704)는 로우 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되기 시작하게 한다. PMOS 트랜지스터(P3)가 턴온되기 시작함에 따라 비트 라인들(BL[1])이 메모리 셀(301[1,1])의 저장 노드(ND1)에 연결되게 한다. 로우 논리값은 커브 부분(706) 또는 커브 부분(708)에 의해 도시된다. 커브 부분(706)과 커브 부분(708) 사이의 차이는 ΔV1이다.
커브 부분(706)은 VSS로 드라이빙되는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)의 버전을 나타낸다. 커브(708)는, 기록 지원(assist) 회로(도시 생략) 또는 충전 펌프 회로에 의해 VSS 아래로(예를 들어, 네거티브 전압) 드라이빙되는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)의 언더 드라이빙된(under driven) 버전을 나타낸다. 일부 실시예들에서, 커브 부분(708)에 의해 도시된, 워드 라인 신호(WL[1])의 언더 드라이빙된 버전을 사용함으로써, PMOS 트랜지스터(P3)가, 언더 드라이빙된 워드 라인 신호에 의해 드라이빙되지 않는 것보다 강하게 턴온되게 하여, 비트 라인 신호의 로우 논리값이 메모리 셀(302[1,1])에 전달되는 것을 초래한다. 예시적인 기록 지원 회로 또는 네거티브 워드 라인 전압 생성기 회로에 관한 상세사항들은, 예를 들어 2015년 12월 3일에 공개된 미국 등록전 공개 제 20150348598 호에서 발견되며, 이 공개의 전체 내용은 참조로서 본원에 포함된다. 예시적인 충전 펌프 회로에 관한 상세사항들은, 예를 들어 2017년 10월 10일에 등록된 미국 특허 제 9,787,176 호, 2016년 9월 15일에 공개된 미국 등록전 공개 제 20160268893 호에서 발견되며, 이들 각각의 전체 내용은 참조로서 본원에 포함된다.
시간(T2)에서, 커브(704)[예를 들어, 커브 부분들(706 및 708)]는 로우 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되게 하고 이에 의해 비트 라인(BL[1])을 메모리 셀(302[1,1])의 저장 노드(ND1)에 커플링한다.
시간(T2)에서, 커브(702)는 하이 논리값으로 천이되어 비트 라인 신호(BL[1])가 하이 논리값으로 천이되게 한다.
시간(T3)에서, 커브(702)는 하이 논리값이어서 비트 라인 신호(BL[1])가 하이 논리값이 되도록 하고 이에 의해 하이 논리값을 메모리 셀(302[1,1])에 기록하고, 메모리 셀(302[1,1])은 데이터 신호(DataWRen)를 래칭한다.
시간(T2)에서, 커브(702)는 로우 논리값으로 천이되어 비트 라인 신호(BL[1])가 로우 논리값으로 천이되게 한다.
시간(T5)에서, 커브(702)는 로우 논리값이고 비트 라인(BL[1])은 로우 논리값이며, 커브(704)[예를 들어, 커브 부분들(706 및 708)]는 하이 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴오프되게 하고 이에 의해 비트 라인(BL[1])을 메모리 셀(302[1,1])의 저장 노드(ND1)로부터 디커플링한다.
시간(T6)에서, 커브(704)[예를 들어, 커브 부분들(706 및 708)]는 하이 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 오프되게 한다.
파형(700B)은 도 3의 메모리 셀 어레이(302)의 메모리 셀(302[1,1])에 저장된 로우 논리값의 기록 동작시의 신호들의 파형들에 대응한다.
일부 실시예들에서, 커브(710)는 적어도 도 3 또는 도 4의 비트 라인(BL[1])의 데이터 신호(DataWRen) 또는 비트 라인 신호(BL1)를 나타내고, 커브(712)는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)를 나타낸다. 커브(712)는 커브 부분(714) 또는 커브 부분(716)(아래에서 설명됨)을 포함한다.
시간(T0)에서, 커브(710)는 하이 논리값이고, 커브(712)는 하이 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 오프를 유지하게 한다.
시간(T1)에서, 커브(712)는 로우 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되기 시작하게 한다. PMOS 트랜지스터(P3)가 턴온되기 시작함에 따라 비트 라인들(BL[1])이 메모리 셀(301[1,1])의 저장 노드(ND1)에 연결되게 한다. 로우 논리값은 커브 부분(714) 또는 커브 부분(716)에 의해 도시된다. 커브 부분(714)과 커브 부분(716) 사이의 차이는 ΔV1이다.
커브 부분(714)은 VSS로 드라이빙되는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)의 버전을 나타낸다. 커브(716)는, 기록 지원 회로(도시 생략)에 의해 VSS 아래로(예를 들어, 네거티브 전압) 드라이빙되는 도 3 또는 도 4의 워드 라인(WL[1])의 워드 라인 신호(WL)의 언더 드라이빙된 버전을 나타낸다. 일부 실시예들에서, 커브 부분(716)에 의해 도시된, 워드 라인 신호(WL[1])의 언더 드라이빙된 버전을 사용함으로써, PMOS 트랜지스터(P3)가, 언더 드라이빙된 워드 라인 신호에 의해 드라이빙되지 않는 것보다 강하게 턴온되게 하여, 비트 라인 신호의 로우 논리값이 메모리 셀(302[1,1])에 전달되는 것을 초래한다.
시간(T2)에서, 커브(712)[예를 들어, 커브 부분들(714 및 716)]는 로우 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴온되게 하고 이에 의해 비트 라인(BL[1])을 메모리 셀(302[1,1])의 저장 노드(ND1)에 커플링한다.
시간(T2)에서, 커브(710)는 로우 논리값으로 천이되어 비트 라인 신호(BL[1])가 로우 논리값으로 천이되게 한다.
시간(T3)에서, 커브(710)는 로우 논리값이어서 비트 라인 신호(BL[1])가 로우 논리값이 되도록 하고 이에 의해 로우 논리값을 메모리 셀(302[1,1])에 기록하고, 메모리 셀(302[1,1])은 데이터 신호(DataWRen)를 래칭한다.
시간(T4)에서, 커브(710)는 하이 논리값으로 천이되어 비트 라인 신호(BL[1])가 하이 논리값으로 천이되게 한다.
시간(T5)에서, 커브(710)는 하이 논리값이고 비트 라인(BL[1])은 하이 논리값이며, 커브(712)[예를 들어, 커브 부분들(714 및 716)]는 하이 논리값으로 천이되어 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 턴오프되게 하고 이에 의해 비트 라인(BL[1])을 메모리 셀(302[1,1])의 저장 노드(ND1)로부터 디커플링한다.
시간(T6)에서, 커브(712)[예를 들어, 커브 부분들(714 및 716)]는 하이 논리값이어서 메모리 셀(302[1,1]) 내의 PMOS 트랜지스터(P3)가 오프되게 한다.
방법
도 8은 일부 실시예들에 따른, 메모리 회로(300) 내의 메모리 셀(302[1,1])에 저장된 데이터를 판독하는 방법(800)의 흐름도이다. 도 8에 도시된 방법(800) 전에, 방법(800) 동안, 그리고/또는 방법(800) 후에 추가 동작들이 수행될 수 있고, 일부 다른 동작들이 본원에서 간략히만 설명될 수 있으며, 도 8 내의 하나 이상의 동작이 생략된다는 점이 이해되어야 한다.
일부 실시예들에서, 방법(800)은 메모리 회로(300)(도 3) 또는 메모리 회로(400)(도 4)와 같은 메모리 회로를 동작시키는데 사용가능하다. 다음의 동작들에서, 도 1 내지 도 7의 B에 대한 참조들이 이루어진다.
방법(800)의 동작(802)에서, 제 1 신호[예를 들어, 신호(PCH)]에 응답하여 제 1 비트 라인(BL[1]) 및 제 2 비트 라인(BL[2])이 프리차지 회로들(304)의 세트에 의해 프리차지 전압(Vpc)으로 프리차지된다. 일부 실시예들에서, 프리차지 전압은 전압(Vpc)이다. 일부 실시예들에서, 프리차지 전압(Vpc)은, 공급 전압(Vcc)에서 프리차지 회로들(304)의 세트의 프리차지 회로(304[1] 또는 304[2])의 NMOS 트랜지스터(N3)의 문턱 전압(Vth)을 뺀 전압과 동일하다. 일부 실시예들에서, 프리차지 전압(Vpc)은 제 1 논리적 레벨(예를 들어, 논리적으로 로우)의 제 1 전압과 제 2 논리적 레벨(예를 들어, 논리적으로 하이)의 제 2 전압 사이이다. 일부 실시예들에서, 프리차지 회로들(304)의 세트는 제 1 비트 라인(BL[1]) 및 제 2 비트 라인(BL[2])에 커플링된다. 일부 실시예들에서, 제 1 비트 라인(BL[1])은 메모리 셀(302[1,1])에 커플링된다. 일부 실시예들에서, 메모리 셀(302[1,1])에 저장된 데이터는 제 1 논리적 레벨(예를 들어, 논리적으로 로우) 또는 제 2 논리적 레벨(예를 들어, 논리적으로 하이)이다. 일부 실시예들에서, 제 1 논리적 레벨(예를 들어, 논리적으로 로우)은 제 2 논리적 레벨(예를 들어, 논리적으로 하이)과 상이하다.
일부 실시예들에서, 동작(802)은 제 1 신호[예를 들어, 신호(PCH)]에 응답하여 제 1 유형(n형)의 제 1 트랜지스터[NMOS(N3[1])]를 턴온하고 이에 의해 제 1 비트 라인(BL[1])의 전압을 프리차지 전압(Vpc)을 향해 풀링하는 것, 및 제 1 신호[예를 들어, 신호(PCH)]에 응답하여 제 1 유형(n형)의 제 2 트랜지스터[NMOS(N3[2])]를 턴온하고 이에 의해 제 2 비트 라인(BL[2])의 전압을 프리차지 전압(Vpc)을 향해 풀링하는 것을 포함한다.
일부 실시예들에서, 동작(802)은 등화 신호(EQ)에 응답하여, 등화 회로들(306)의 세트의 등화 회로(306[1])에 의해, 제 1 비트 라인(BL[1]) 및 제 2 비트 라인(BL[2])의 전압을 등화하는 것을 더 포함한다. 일부 실시예들에서, 제 1 비트 라인(BL[1]) 및 제 2 비트 라인(BL[2])의 전압을 등화하는 것은, 등화 신호(EQ)에 응답하여 제 1 유형(p형)의 제 3 트랜지스터[PMOS(P4)]를 턴온하고 이에 의해 제 1 비트 라인(BL[1])과 제 2 비트 라인(BL[2])을 커플링하는 것을 포함한다. 일부 실시예들에서, 제 2 유형(p형)은 제 1 유형(n형)과 상이하다. 일부 실시예들에서, 등화 신호(EQ)는 제 1 신호[예를 들어, 신호(PCH)]와 상이하다.
방법(800)의 동작(804)에서, 제 2 신호[예를 들어, 워드 라인 신호(WL)]에 응답하여 패스 게이트 트랜지스터[예를 들어, PMOS 트랜지스터(P3)]가 턴온된다. 일부 실시예들에서, 제 2 신호[예를 들어, 워드 라인 신호(WL)]는 제 1 신호[예를 들어, 신호(PCH)]와 상이하다.
일부 실시예들에서, 동작(804)의 패스 게이트 트랜지스터[예를 들어, PMOS 트랜지스터(P3)]를 턴온시키는 것은, 제 1 비트 라인(BL[1])과, 제 1 메모리 셀[예를 들어, 메모리 셀(302[1,1])]의 제 1 노드(ND1)를 커플링하는 것, 및 제 1 비트 라인(BL[1])의 프리차지 전압(Vpc)을 제 1 메모리 셀에 저장된 데이터의 전압을 향해 풀링하는 것을 포함한다. 일부 실시예들에서, 데이터의 전압은 제 1 논리적 레벨(예를 들어, 논리적으로 로우)의 제 1 전압 또는 제 2 논리적 레벨(예를 들어, 논리적으로 하이)의 제 2 전압이다. 일부 실시예들에서, 제 1 비트 라인(BL[1])의 프리차지 전압(Vpc)을 제 1 메모리 셀에 저장된 데이터의 전압을 향해 풀링하는 것은, 적어도 제 1 비트 라인(BL[1])의 전압을 제 1 논리적 레벨(예를 들어, 논리적으로 로우)의 전압 또는 제 2 논리적 레벨(예를 들어, 논리적으로 하이)의 전압을 향해 풀링하는 것을 포함한다.
방법(800)의 동작(806)에서, 제 1 전송 게이트[예를 들어, 전송 게이트(310[1])] 및 제 2 전송 게이트[예를 들어, 전송 게이트(310[2])]가 적어도 제 3 신호[예를 들어, 인에이블 신호(CS[1])] 또는 제 4 신호[예를 들어, 상보적 인에이블 신호(CSB[1])]에 응답하여 턴온되고, 이에 의해 감지 증폭기(310[1])를 제 1 비트 라인(BL[1]) 및 제 2 비트 라인(BL[2])에 커플링한다.
일부 실시예들에서, 적어도 제 3 신호[예를 들어, 인에이블 신호(CS[1])] 또는 제 4 신호[예를 들어, 상보적 인에이블 신호(CSB[1])]는 다른 제 1 신호[예를 들어, 신호(PCH)], 제 2 신호[예를 들어, 워드 라인 신호(WL)], 제 3 신호[예를 들어, 인에이블 신호(CS[1])] 또는 제 4 신호[예를 들어, 상보적 인에이블 신호(CSB[1])]와 상이하다.
방법(800)의 동작(808)에서, 감지 증폭기(312[1])는 제 5 신호[예를 들어, 감지 증폭기 신호(SAen)]에 응답하여 턴온된다. 일부 실시예들에서, 제 5 신호[예를 들어, 감지 증폭기 신호(SAen)]는 제 1 신호[예를 들어, 신호(PCH)], 제 2 신호[예를 들어, 워드 라인 신호(WL)], 제 3 신호[예를 들어, 인에이블 신호(CS[1])] 및 제 4 신호[예를 들어, 상보적 인에이블 신호(CSB[1])]와 상이하다. 일부 실시예들에서, 제 2 비트 라인(BL[2])은 비트 라인(BL[1])에 의한 제 1 메모리 셀(302[1,1])의 판독 동작 동안 감지 증폭기(312[1])에 대한 기준 전압으로서 사용된다.
방법(800)의 동작(810)에서, 제 1 메모리 셀(302[1,1])에 저장된 데이터[예를 들어, 신호(DataOut[1])]가 감지 증폭기(312[1])에 의해 출력된다. 일부 실시예들에서, 제 1 메모리 셀(302[1,1])에 저장된 데이터[예를 들어, 신호(DataOut[1])]를 출력하는 것은 제 1 메모리 셀(302[1,1])에 저장된 데이터의 전압을 출력하는 것을 포함한다.
일부 실시예들에서, 동작들(802, 804, 806, 808, 810 또는 812) 중 하나 이상은 선택적이다.
일부 실시예들에서, 방법들(800)의 제 1 메모리 셀 또는 제 2 메모리 셀은 메모리 셀(100), 메모리 셀 어레이(200) 또는 메모리 셀 어레이(302) 내의 하나 이상의 메모리 셀을 포함한다. 일부 실시예들에서, 방법(800)의 프리차지 회로들의 세트는 프리차지 회로들(304)의 세트 중 하나 이상의 프리차지 회로를 포함한다. 일부 실시예들에서, 방법(800)의 등화 회로는 등화 회로들(306)의 세트 중 하나 이상의 등화 회로를 포함한다. 일부 실시예들에서, 방법(800)의 드라이버 회로는 기록 드라이버 회로들(308 또는 408)의 세트 중 하나 이상의 기록 드라이버 회로를 포함한다. 일부 실시예들에서, 방법(800)의 제 1 또는 제 2 전송 게이트는 전송 게이트들(310 또는 410)의 세트 중 하나 이상의 전송 게이트를 포함한다. 일부 실시예들에서, 방법(800)의 감지 증폭기는 감지 증폭기들(312)의 세트 또는 감지 증폭기(412) 중 하나 이상의 감지 증폭기를 포함한다.
일부 실시예들에서, 방법(800)을 사용하는 회로[예를 들어, 메모리 회로(300 또는 400)]가 차동 감지 구성으로 구현되어 다른 접근법들보다 빠른 감지 시간 및 낮은 신호대 잡음비를 초래한다.
일부 실시예들에서, 방법(800)을 사용하는 회로[예를 들어, 메모리 회로(300 또는 400)]는 비트 라인 및 기준 비트 라인을 프리차지 회로에 의해 프리차지 전압으로 프리차지하도록 구성되며, 추가 회로부로부터 생성되는 프리차지 전압 레벨들을 갖는 다른 접근법들과 비교하여 고유 프리차지 전압 레벨을 초래한다.
일부 실시예들에서, 방법(800)을 사용하는 회로[예를 들어, 메모리 회로(300 또는 400)]는, 메모리 셀의 PMOS 풀업(pull-up) 트랜지스터가 비트 라인을 공급 전압(Vcc)(예를 들어, 논리적으로 하이)으로 풀링하도록 하는, 대응하는 메모리 내에 패스 게이트 트랜지스터로서 PMOS 트랜지스터를 사용하도록 구성되며, 다른 접근법들보다 제 1 비트 라인과 기준 비트 라인 사이의 더 큰 비트 라인 스플릿을 초래하여 다른 접근법들보다 감지 증폭기가 기록 데이터를 더 잘 감지하게 한다.
본 설명의 일 양태는 메모리 회로에 관한 것이다. 메모리 회로는 제 1 워드 라인, 제 1 비트 라인, 제 2 비트 라인, 제 1 인버터, 제 2 인버터, P형 패스 게이트 트랜지스터 및 프리차지 회로를 포함한다. 제 1 인버터는 제 1 저장 노드에 커플링된다. 제 2 인버터는 제 1 저장 노드 및 제 1 인버터에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 저장 노드와 제 1 비트 라인 사이에 커플링된다. P형 패스 게이트 트랜지스터는 제 1 워드 라인, 제 1 인버터 및 제 2 인버터에 커플링된다. 프리차지 회로는 제 1 비트 라인 또는 제 2 비트 라인에 커플링된다. 프리차지 회로는 제 1 신호에 응답하여 제 1 비트 라인 또는 제 2 비트 라인을 프리차지 전압으로 충전하도록 구성된다. 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이이다.
본 설명의 다른 양태는 메모리 회로에 관한 것이다. 메모리 회로는, 제 1 방향으로 연장되는 제 1 워드 라인, 제 1 방향과는 상이한 제 2 방향으로 연장되는 제 1 비트 라인, 제 2 방향으로 연장되는 제 2 비트 라인, 제 1 비트 라인과 제 2 비트 라인 사이의 제 1 메모리 셀, 제 1 프리차지 회로 및 제 2 프리차지 회로를 포함한다. 제 1 메모리 셀은 제 1 저장 노드, 제 1 P형 패스 게이트 트랜지스터 및 제 2 저장 노드를 포함한다. 제 1 P형 패스 게이트 트랜지스터는 제 1 워드 라인에 커플링되고, 제 1 저장 노드와 제 1 비트 라인 사이에 커플링된다. 제 2 저장 노드는 제 2 비트 라인에 연결되지 않는다. 제 1 프리차지 회로는 제 1 비트 라인에 커플링되는 제 1 N형 트랜지스터를 갖고, 제 1 신호에 응답하여 제 1 비트 라인을 프리차지 전압으로 충전하도록 구성된다. 제 2 프리차지 회로는 제 2 비트 라인에 커플링되는 제 2 N형 트랜지스터를 갖고, 제 1 신호에 응답하여 제 2 비트 라인을 프리차지 전압으로 충전하도록 구성된다. 일부 실시예들에서, 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이이다.
본 설명의 또 다른 양태는 제 1 메모리 셀에 저장된 데이터를 판독하는 방법에 관한 것이다. 방법은, 제 1 신호에 응답하여 프리차지 회로들의 세트에 의해, 제 1 비트 라인 및 제 2 비트 라인을 프리차지 전압으로 프리차지하는 단계를 포함한다. 일부 실시예들에서, 프리차지 전압은 제 1 논리적 레벨의 제 1 전압과 제 2 논리적 레벨의 제 2 전압 사이이다. 일부 실시예들에서, 제 1 비트 라인은 메모리 셀에 커플링된다. 일부 실시예들에서, 데이터는 제 1 논리적 레벨 또는 제 2 논리적 레벨이다. 일부 실시예들에서, 프리차지 회로들의 세트는 제 1 비트 라인 및 제 2 비트 라인에 커플링된다. 방법은 제 2 신호에 응답하여 패스 게이트 트랜지스터를 턴온하는 단계를 더 포함한다. 일부 실시예들에서, 제 2 신호에 응답하여 패스 게이트 트랜지스터를 턴온하는 단계는, 제 1 비트 라인과, 제 1 메모리 셀의 제 1 노드를 커플링하는 단계, 및 제 1 비트 라인의 프리차지 전압을 제 1 메모리 셀에 저장된 데이터의 전압을 향해 풀링하는 단계를 포함한다. 일부 실시예들에서, 방법은 제 1 메모리 셀에 저장된 데이터의 전압을 출력하는 단계를 더 포함한다. 일부 실시예들에서, 데이터의 전압은 제 1 전압 또는 제 2 전압이다. 일부 실시예들에서, 제 2 신호는 제 1 신호와 상이하다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 메모리 회로에 있어서,
제 1 워드 라인;
제 1 비트 라인;
제 2 비트 라인;
제 1 저장 노드에 커플링되는 제 1 인버터;
상기 제 1 저장 노드 및 상기 제 1 인버터에 커플링되는 제 2 인버터;
상기 제 1 저장 노드와 상기 제 1 비트 라인 사이에 커플링되고, 상기 제 1 워드 라인, 상기 제 1 인버터 및 상기 제 2 인버터에 커플링되는 P형 패스 게이트 트랜지스터; 및
상기 제 1 비트 라인 또는 상기 제 2 비트 라인에 커플링되는 프리차지(pre-charge) 회로로서, 상기 프리차지 회로는 제 1 신호에 응답하여 상기 제 1 비트 라인 또는 상기 제 2 비트 라인을 프리차지 전압 - 상기 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이임 - 으로 충전하도록 구성되는 것인, 상기 프리차지 회로를 포함하는, 메모리 회로.
실시예 2. 실시예 1에 있어서, 상기 프리차지 회로는 제 1 문턱 전압을 갖는 제 1 N형 트랜지스터를 포함하는 것인, 메모리 회로.
실시예 3. 실시예 1에 있어서, 상기 제 1 인버터, 상기 제 2 인버터 및 상기 P형 패스 게이트 트랜지스터는 5 트랜지스터(five transistor; 5T) 정적 랜덤 액세스 메모리(static random access memory; SRAM) 메모리 셀의 부분인 것인, 메모리 회로.
실시예 4. 실시예 1에 있어서, 상기 프리차지 회로는,
제 1 유형의 제 1 트랜지스터를 포함하고, 상기 제 1 유형의 제 1 트랜지스터는,
상기 제 1 신호를 수신하도록 구성되는 상기 제 1 트랜지스터의 제 1 단자;
상기 제 1 비트 라인 또는 상기 제 2 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 2 단자; 및
적어도 제 1 공급 전압에 커플링되는 상기 제 1 트랜지스터의 제 3 단자를 포함하는 것인, 메모리 회로.
실시예 5. 실시예 4에 있어서, 상기 제 1 유형은 n형인 것인, 메모리 회로.
실시예 6. 실시예 1에 있어서,
상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 커플링되는 등화(equalization) 회로 - 상기 등화 회로는 제 2 신호에 응답하여 상기 제 1 비트 라인 및 상기 제 2 비트 라인의 전압을 상기 프리차지 전압으로 등화하도록 구성됨 - 를 더 포함하는, 메모리 회로.
실시예 7. 실시예 6에 있어서, 상기 등화 회로는,
제 1 유형의 제 1 트랜지스터를 포함하고, 상기 제 1 유형의 제 1 트랜지스터는,
상기 제 2 신호를 수신하도록 구성되는 상기 제 1 트랜지스터의 제 1 단자;
상기 제 1 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 2 단자; 및
상기 제 2 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 3 단자를 포함하는 것인, 메모리 회로.
실시예 8. 실시예 7에 있어서, 상기 제 1 유형은 p형인 것인, 메모리 회로.
실시예 9. 실시예 1에 있어서,
제 1 기록 드라이버를 더 포함하고, 상기 제 1 기록 드라이버는,
데이터 신호를 수신하도록 구성되는 입력 단자; 및
제 1 노드에서 상기 제 1 비트 라인에 커플링되고, 제 2 노드에서 상기 제 2 비트 라인에 커플링되는 출력 단자를 포함하는 것인, 메모리 회로.
실시예 10. 실시예 9에 있어서,
상기 제 1 노드에서 상기 제 1 비트 라인에 커플링되고, 제 2 신호 및 제 3 신호 - 상기 제 3 신호는 상기 제 2 신호로부터 인버팅됨 - 를 수신하도록 구성되는 제 1 전송 게이트; 및
상기 제 2 노드에서 상기 제 2 비트 라인에 커플링되고, 상기 제 1 전송 게이트에 커플링되며, 상기 제 2 신호 및 상기 제 3 신호를 수신하도록 구성되는 제 2 전송 게이트를 더 포함하는, 메모리 회로.
실시예 11. 실시예 10에 있어서,
상기 제 1 전송 게이트에 의해 상기 제 1 비트 라인에 커플링되고, 상기 제 2 전송 게이트에 의해 상기 제 2 비트 라인에 커플링되는 감지 증폭기(sense amplifier) - 상기 감지 증폭기는 감지 증폭기 인에이블 신호에 응답하여, 상기 제 1 비트 라인의 전압과 상기 제 2 비트 라인의 전압의 차이를 감지하도록 구성됨 - 를 더 포함하는, 메모리 회로.
실시예 12. 실시예 1에 있어서,
제 2 워드 라인;
제 2 저장 노드에 커플링되는 제 3 인버터;
상기 제 2 저장 노드 및 상기 제 3 인버터에 커플링되는 제 4 인버터; 및
상기 제 2 저장 노드와 상기 제 2 비트 라인 사이에 커플링되고, 상기 제 2 워드 라인, 상기 제 3 인버터 및 상기 제 4 인버터에 커플링되는 다른 P형 패스 게이트 트랜지스터를 더 포함하는, 메모리 회로.
실시예 13. 메모리 회로에 있어서,
제 1 방향으로 연장되는 제 1 워드 라인;
상기 제 1 방향과는 상이한 제 2 방향으로 연장되는 제 1 비트 라인;
상기 제 2 방향으로 연장되는 제 2 비트 라인;
상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 제 1 메모리 셀로서,
제 1 저장 노드;
상기 제 1 워드 라인에 커플링되고, 상기 제 1 저장 노드와 상기 제 1 비트 라인 사이에 커플링되는 제 1 P형 패스 게이트 트랜지스터; 및
상기 제 2 비트 라인에 커플링되지 않는 제 2 저장 노드를 포함하는 것인, 상기 제 1 메모리 셀;
상기 제 1 비트 라인에 커플링되는 제 1 N형 트랜지스터를 갖고, 제 1 신호에 응답하여 상기 제 1 비트 라인을 프리차지 전압으로 충전하도록 구성되는 제 1 프리차지 회로; 및
상기 제 2 비트 라인에 커플링되는 제 2 N형 트랜지스터를 갖고, 상기 제 1 신호에 응답하여 상기 제 2 비트 라인을 상기 프리차지 전압 - 상기 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이에 있음 - 으로 충전하도록 구성되는 제 2 프리차지 회로를 포함하는, 메모리 회로.
실시예 14. 실시예 13에 있어서,
제 2 워드 라인; 및
상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 제 2 메모리 셀을 더 포함하고, 상기 제 2 메모리 셀은,
제 3 저장 노드;
상기 제 2 워드 라인에 커플링되고, 상기 제 3 저장 노드와 상기 제 2 비트 라인 사이에 커플링되는 제 2 P형 패스 게이트 트랜지스터; 및
상기 제 2 비트 라인에 커플링되지 않는 제 4 저장 노드를 포함하는 것인, 메모리 회로.
실시예 15. 실시예 13에 있어서,
제 1 기록 드라이버로서,
데이터 신호를 수신하도록 구성되는 제 1 입력 단자; 및
제 1 세트의 노드들에 커플링되는 제 1 출력 단자를 포함하는 것인, 상기 제 1 기록 드라이버; 및
제 2 기록 드라이버로서,
상기 데이터 신호를 수신하도록 구성되는 제 2 입력 단자; 및
제 2 세트의 노드들에 커플링되는 제 2 출력 단자를 포함하는 것인, 상기 제 2 기록 드라이버를 더 포함하는, 메모리 회로.
실시예 16. 실시예 15에 있어서,
상기 제 1 비트 라인과, 상기 제 1 세트의 노드들 중 한 노드 사이에 커플링되고, 제 2 신호 및 제 3 신호 - 상기 제 3 신호는 상기 제 2 신호로부터 인버팅됨 - 를 수신하도록 구성되는 제 1 전송 게이트;
상기 제 2 비트 라인과, 상기 제 2 세트의 노드들 중 한 노드 사이에 커플링되고, 상기 제 1 전송 게이트에 커플링되며, 상기 제 2 신호 및 상기 제 3 신호를 수신하도록 구성되는 제 2 전송 게이트; 및
상기 제 1 전송 게이트에 의해 상기 제 1 비트 라인에 커플링되고, 상기 제 2 전송 게이트에 의해 상기 제 2 비트 라인에 커플링되는 감지 증폭기 - 상기 감지 증폭기는 감지 증폭기 인에이블 신호에 응답하여, 상기 제 1 비트 라인의 전압과 상기 제 2 비트 라인의 전압의 차이를 감지하도록 구성되고, 상기 제 2 비트 라인은 상기 제 1 비트 라인에 대한 기준 비트 라인임 - 를 더 포함하는, 메모리 회로.
실시예 17. 제 1 메모리 셀에 저장된 데이터를 판독하는 방법에 있어서,
제 1 신호에 응답하여 프리차지 회로들의 세트에 의해, 제 1 비트 라인 및 제 2 비트 라인을 프리차지 전압으로 프리차지하는 단계로서, 상기 프리차지 전압은 제 1 논리적 레벨의 제 1 전압과 제 2 논리적 레벨의 제 2 전압 사이이고, 상기 제 1 비트 라인은 상기 메모리 셀에 커플링되며, 상기 프리차지 회로들의 세트는 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 커플링되며, 상기 데이터는 상기 제 1 논리적 레벨 또는 상기 제 2 논리적 레벨인 것인, 상기 프리차지 전압으로 프리차지하는 단계;
제 2 신호에 응답하여 패스 게이트 트랜지스터를 턴온하는 단계로서,
상기 제 1 비트 라인과, 상기 제 1 메모리 셀의 제 1 노드를 커플링하는 단계 - 상기 제 2 신호는 상기 제 1 신호와 상이함 - ; 및
상기 제 1 비트 라인의 프리차지 전압을 상기 제 1 메모리 셀에 저장된 데이터의 전압을 향해 풀링하는 단계를 포함하는 것인, 상기 패스 게이트 트랜지스터를 턴온하는 단계; 및
상기 제 1 메모리 셀에 저장된 데이터의 전압 - 상기 데이터의 전압은 상기 제 1 전압 또는 상기 제 2 전압임 - 을 출력하는 단계를 포함하는, 제 1 메모리 셀에 저장된 데이터를 판독하는 방법.
실시예 18. 실시예 17에 있어서, 상기 패스 게이트 트랜지스터를 턴온하는 단계는,
제 3 신호 - 상기 제 3 신호는 상기 제 1 신호 및 상기 제 2 신호와 상이함 - 에 응답하여 감지 증폭기를 턴온하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
제 4 신호 - 상기 제 4 신호는 상기 제 1 신호, 상기 제 2 신호 및 상기 제 3 신호와 상이함 - 에 응답하여 제 1 전송 게이트 및 제 2 전송 게이트를 턴온하여, 상기 감지 증폭기를 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 커플링하는 단계를 더 포함하는, 방법.
실시예 20. 실시예 17에 있어서, 상기 제 1 비트 라인 및 상기 제 2 비트 라인을 프리차지하는 단계는,
상기 제 1 신호에 응답하여 제 1 유형의 제 1 트랜지스터를 턴온하여 상기 제 1 비트 라인의 전압을 상기 프리차지 전압을 향해 풀링(pulling)하는 단계;
상기 제 1 신호에 응답하여 상기 제 1 유형의 제 2 트랜지스터를 턴온하여 상기 제 2 비트 라인의 전압을 상기 프리차지 전압을 향해 풀링하는 단계;
제 4 신호 - 상기 제 4 신호는 상기 제 1 신호, 상기 제 2 신호 및 상기 제 3 신호와 상이함 - 에 응답하여 제 2 유형 - 상기 제 2 유형은 상기 제 1 유형과 상이함 - 의 제 3 트랜지스터를 턴온하여 상기 제 1 비트 라인과 상기 제 2 비트 라인을 커플링하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 메모리 회로에 있어서,
    제 1 워드 라인;
    제 1 비트 라인;
    제 2 비트 라인;
    제 1 저장 노드에 커플링되는 제 1 인버터;
    상기 제 1 저장 노드 및 상기 제 1 인버터에 커플링되는 제 2 인버터;
    상기 제 1 저장 노드와 상기 제 1 비트 라인 사이에 커플링되고, 상기 제 1 워드 라인, 상기 제 1 인버터 및 상기 제 2 인버터에 커플링되는 P형 패스 게이트 트랜지스터; 및
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인에 커플링되는 프리차지(pre-charge) 회로로서, 상기 프리차지 회로는 제 1 신호에 응답하여 상기 제 1 비트 라인 또는 상기 제 2 비트 라인을 프리차지 전압 - 상기 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이임 - 으로 충전하도록 구성되는 것인, 상기 프리차지 회로를 포함하는, 메모리 회로.
  2. 제 1 항에 있어서, 상기 프리차지 회로는,
    제 1 유형의 제 1 트랜지스터를 포함하고, 상기 제 1 유형의 제 1 트랜지스터는,
    상기 제 1 신호를 수신하도록 구성되는 상기 제 1 트랜지스터의 제 1 단자;
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 2 단자; 및
    적어도 제 1 공급 전압에 커플링되는 상기 제 1 트랜지스터의 제 3 단자를 포함하는 것인, 메모리 회로.
  3. 제 1 항에 있어서,
    상기 제 1 비트 라인과 상기 제 2 비트 라인 사이에 커플링되는 등화(equalization) 회로 - 상기 등화 회로는 제 2 신호에 응답하여 상기 제 1 비트 라인 및 상기 제 2 비트 라인의 전압을 상기 프리차지 전압으로 등화하도록 구성됨 - 를 더 포함하는, 메모리 회로.
  4. 제 3 항에 있어서, 상기 등화 회로는,
    제 1 유형의 제 1 트랜지스터를 포함하고, 상기 제 1 유형의 제 1 트랜지스터는,
    상기 제 2 신호를 수신하도록 구성되는 상기 제 1 트랜지스터의 제 1 단자;
    상기 제 1 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 2 단자; 및
    상기 제 2 비트 라인에 커플링되는 상기 제 1 트랜지스터의 제 3 단자를 포함하는 것인, 메모리 회로.
  5. 제 1 항에 있어서,
    제 1 기록 드라이버를 더 포함하고, 상기 제 1 기록 드라이버는,
    데이터 신호를 수신하도록 구성되는 입력 단자; 및
    제 1 노드에서 상기 제 1 비트 라인에 커플링되고, 제 2 노드에서 상기 제 2 비트 라인에 커플링되는 출력 단자를 포함하는 것인, 메모리 회로.
  6. 제 5 항에 있어서,
    상기 제 1 노드에서 상기 제 1 비트 라인에 커플링되고, 제 2 신호 및 제 3 신호 - 상기 제 3 신호는 상기 제 2 신호로부터 인버팅됨 - 를 수신하도록 구성되는 제 1 전송 게이트; 및
    상기 제 2 노드에서 상기 제 2 비트 라인에 커플링되고, 상기 제 1 전송 게이트에 커플링되며, 상기 제 2 신호 및 상기 제 3 신호를 수신하도록 구성되는 제 2 전송 게이트를 더 포함하는, 메모리 회로.
  7. 제 6 항에 있어서,
    상기 제 1 전송 게이트에 의해 상기 제 1 비트 라인에 커플링되고, 상기 제 2 전송 게이트에 의해 상기 제 2 비트 라인에 커플링되는 감지 증폭기(sense amplifier) - 상기 감지 증폭기는 감지 증폭기 인에이블 신호에 응답하여, 상기 제 1 비트 라인의 전압과 상기 제 2 비트 라인의 전압의 차이를 감지하도록 구성됨 - 를 더 포함하는, 메모리 회로.
  8. 제 1 항에 있어서,
    제 2 워드 라인;
    제 2 저장 노드에 커플링되는 제 3 인버터;
    상기 제 2 저장 노드 및 상기 제 3 인버터에 커플링되는 제 4 인버터; 및
    상기 제 2 저장 노드와 상기 제 2 비트 라인 사이에 커플링되고, 상기 제 2 워드 라인, 상기 제 3 인버터 및 상기 제 4 인버터에 커플링되는 다른 P형 패스 게이트 트랜지스터를 더 포함하는, 메모리 회로.
  9. 메모리 회로에 있어서,
    제 1 방향으로 연장되는 제 1 워드 라인;
    상기 제 1 방향과는 상이한 제 2 방향으로 연장되는 제 1 비트 라인;
    상기 제 2 방향으로 연장되는 제 2 비트 라인;
    상기 제 1 비트 라인과 상기 제 2 비트 라인 사이의 제 1 메모리 셀로서,
    제 1 저장 노드;
    상기 제 1 워드 라인에 커플링되고, 상기 제 1 저장 노드와 상기 제 1 비트 라인 사이에 커플링되는 제 1 P형 패스 게이트 트랜지스터; 및
    상기 제 2 비트 라인에 커플링되지 않는 제 2 저장 노드를 포함하는 것인, 상기 제 1 메모리 셀;
    상기 제 1 비트 라인에 커플링되는 제 1 N형 트랜지스터를 갖고, 제 1 신호에 응답하여 상기 제 1 비트 라인을 프리차지 전압으로 충전하도록 구성되는 제 1 프리차지 회로; 및
    상기 제 2 비트 라인에 커플링되는 제 2 N형 트랜지스터를 갖고, 상기 제 1 신호에 응답하여 상기 제 2 비트 라인을 상기 프리차지 전압 - 상기 프리차지 전압은 제 1 논리적 레벨의 전압과 제 2 논리적 레벨의 전압 사이에 있음 - 으로 충전하도록 구성되는 제 2 프리차지 회로를 포함하는, 메모리 회로.
  10. 제 1 메모리 셀에 저장된 데이터를 판독하는 방법에 있어서,
    제 1 신호에 응답하여 프리차지 회로들의 세트에 의해, 제 1 비트 라인 및 제 2 비트 라인을 프리차지 전압으로 프리차지하는 단계로서, 상기 프리차지 전압은 제 1 논리적 레벨의 제 1 전압과 제 2 논리적 레벨의 제 2 전압 사이이고, 상기 제 1 비트 라인은 상기 메모리 셀에 커플링되며, 상기 프리차지 회로들의 세트는 상기 제 1 비트 라인 및 상기 제 2 비트 라인에 커플링되며, 상기 데이터는 상기 제 1 논리적 레벨 또는 상기 제 2 논리적 레벨인 것인, 상기 프리차지 전압으로 프리차지하는 단계;
    제 2 신호에 응답하여 패스 게이트 트랜지스터를 턴온하는 단계로서,
    상기 제 1 비트 라인과, 상기 제 1 메모리 셀의 제 1 노드를 커플링하는 단계 - 상기 제 2 신호는 상기 제 1 신호와 상이함 - ; 및
    상기 제 1 비트 라인의 프리차지 전압을 상기 제 1 메모리 셀에 저장된 데이터의 전압을 향해 풀링하는 단계를 포함하는 것인, 상기 패스 게이트 트랜지스터를 턴온하는 단계; 및
    상기 제 1 메모리 셀에 저장된 데이터의 전압 - 상기 데이터의 전압은 상기 제 1 전압 또는 상기 제 2 전압임 - 을 출력하는 단계를 포함하는, 제 1 메모리 셀에 저장된 데이터를 판독하는 방법.
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