CN107785046B - 低电压互补式金属氧化物半导体电路和相关存储器 - Google Patents

Abstract

本发明公开了一种低电压互补式金属氧化物半导体电路和相关存储器。所述存储器包含多个存储单元和多个外围电路。所述多个存储单元中的每一存储单元包含两反相器，所述两反相器的第一反相器由一第一电源轨和一第二电源轨供电，所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，及所述第一电压差小于所述第二电压差。所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个。因此，本发明不仅可允许所述存储器内的基本逻辑电路操作在低电压，低功率和高速下，而且还可减少所述存储器的必要电源电压的数量。

Description

低电压互补式金属氧化物半导体电路和相关存储器

技术领域

本发明涉及一种低电压互补式金属氧化物半导体电路和相关存储器，尤其涉及一种应用升压电压技术以及栅源极差分驱动技术的低电压互补式金属氧化物半导体电路和相关存储器。

背景技术

图1(a)是说明一种基本的互补式金属氧化物半导体晶体管反相器100的示意图，其中金属氧化物半导体晶体管的栅极过驱动电压(gate-over-drive，GOD)是定义为所述金属氧化物半导体晶体管的栅源极电压VGS与所述金属氧化物半导体晶体管的阈值电压Vt之间的差值(也就是所述金属氧化物半导体晶体管的GOD＝VGS-Vt)。例如，如图1(a)所示，当互补式金属氧化物半导体晶体管反相器100的输入X从0V变化至电压VDD时，金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)为VDD-Vt(Md)±ΔVt，其中/X是互补式金属氧化物半导体晶体管反相器100的输出，Vt(Md)是金属氧化物半导体晶体管Md的阈值电压，以及ΔVt是阈值电压Vt(Md)的变异。另外，ΔVt会随着金属氧化物半导体晶体管Md的尺寸缩小而增加。如果金属氧化物半导体晶体管Md的最小操作电压VMIN是等于当金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)为零时的VDD，则VMIN＝Vt(Md)+ΔVt。因为金属氧化物半导体晶体管Md的阈值电压Vt(Md)在次阀值漏电流(subthreshold leakage current)方面有最低限制(约为0.3-0.4V)，所以金属氧化物半导体晶体管Md的最小操作电压VMIN＝(0.3-0.4)V+ΔVt，也就是说假设阈值电压Vt(Md)的变异ΔVt约等于0.1V时，金属氧化物半导体晶体管Md的最小操作电压VMIN约等于0.4-0.5V。虽然，很显然地在上述金属氧化物半导体晶体管Md的最小操作电压VMIN的情况下，金属氧化物半导体晶体管Md的操作速度会变成无穷大，但实际上，考虑金属氧化物半导体晶体管Md的操作速度的极限，金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)必须大于零。如此，金属氧化物半导体晶体管Md的实际上的最小操作电压VMIN将会大于0.4-0.5V(例如0.6V)。因此，金属氧化物半导体晶体管Md将不可能操作在0.5V以下。

图1(b)是说明一种6T静态随机存取存储单元(具有6个金属氧化物半导体晶体管)的示意图，其中所述6T静态随机存取存储单元是由两互补式金属氧化物半导体晶体管反相器，位线WL，和字符线BL、/BL所组成。值得注意的是因为所述6T静态随机存取存储单元是由两互补式金属氧化物半导体晶体管反相器所组成，所以所述6T静态随机存取存储单元并不适合操作在0.5V以下。为了解决这问题，参考文件[1]提出升压电压(voltage boosting)的技术。在所述升压电压的技术中，所述6T静态随机存取存储单元包含金属氧化物半导体晶体管Md以及连接到位线BL的栅极电压用升压电压(boosted power supplies，BPS)提升，也就是说所述升压电压可提供一正升压电压和一负升压电压，解释如下。

图2(a)是说明具有升压电压的互补式金属氧化物半导体反相器的示意图，以及图2(b)是说明参考文件[1]中具有ZVT(低-Vt)和常规-Vt(regular-Vt，RVT)的金属氧化物半导体晶体管的符号，其中图2(b)所示的符号将会在本发明通用。图2(a)的BPS-1是利用具有低-Vt的P型金属氧化物半导体晶体管M1作为负载，以及利用具有RVT的N型金属氧化物半导体晶体管M2作为驱动器。这里，假设低-Vt和RVT分别为0V和0.3V。如果升压电压VDH＝0.6V施加在BPS-1，则在VDD＝0.3V的情况下，因为开启的金属氧化物半导体晶体管ON-MOS(也就是N型金属氧化物半导体晶体管M2)的GOD＝0.3V，以及关闭的金属氧化物半导体晶体管OFF-MOS(也就是P型金属氧化物半导体晶体管M1)具有栅源极反向偏压0.3V，所以BPS-1可操作在高速。然而，传统的反相器(Conv.)因为GOD＝0V而不会运作。另外，因为BPS-2利用了具有ZVT的金属氧化物半导体晶体管，升压电压VDH和负升压电压–VSL，所以GOD＝0.6V，导致BPS-2的操作速度比BPS-1还快。

接下来为了避免一些实施例在具有正负电源的情况下使用正Vt(N型金属氧化物半导体晶体管)和Vt(P型金属氧化物半导体晶体管)，正Vt和负Vt的绝对值(也就是大Vt和小Vt)将被使用。.

图3(a)是说明运用在5T静态随机存取存储单元300的动态的BPS技术(请参照参考文件[2])，其中仅有在激活时期(active period)一第一反相器(由金属氧化物半导体晶体管Ml，Md组成)操作在一低电压VDD，以及一第二反相器(由金属氧化物半导体晶体管Mlb，Mdb组成)操作在升压电压VDH、–VSL。如图3(b)所示，在一时间T1，为了选择5T静态随机存取存储单元300，字符线WL上的电压从-δ变化至VWL。另外，在时间T1，电源线DHL上的电压从VDD上升至VDH，以及电源线SLL上的电压从VSS降至-VSL。如图3(b)所示，位线BL上的电压是由从5T静态随机存取存储单元300所读取的储存值决定，也就是说位线BL上的电压不是从被预充电的电压VDD/2上升至VDD就是下降至VSS。另外，在一时间T2，预充电电路(未绘示在FIG.3(a))被激活，所以位线BL上的电压再度回到VDD/2。

图4(a)是现有技术所公开的另一种低电压电路(请参照参考文件[1])，其中参考文件[1]应用一栅源极差分驱动(gate-source differentially-driven，GS-DD)技术至所述低电压电路。图4(b)是说明一种应用在电路(或逻辑)区块Z的电源开关。当电路区块Z是在一激活状态时，一P型金属氧化物半导体晶体管的电源开关开启(所述电源开关的X端为电压VDD以及所述电源开关的/X端为0V)，所以电压VDD可供应至电路区块Z。但当所述电源开关的X端为0V以及所述电源开关的/X端为电压VDD时，所述电源开关关闭，所以电压VDD不会供应至电路区块Z。图4(c)和图4(d)是分别说明交叉耦合的N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管。图5(a)-5(e)是现有技术所公开的具有GS-DD技术的电压转换器(请参照参考文件[1])，其中图5(a)具有0.3V差分输入至0.6V差分输出(0.3D-0.6D(1))，图5(b)具有0.3V差分输入至0.6V摆动差分输出(0.3D-0.6D(2))，图5(c)具有0.3V差分输入至0.3V差分输出(0.3D-0.3D)，图5(d)具有0.6V差分输入至0.9V摆动差分输出(0.6D-0.9D)，以及图5(e)具有0.9V单端输入至0.3V差分输出(0.9S-0.3D)。另外，图5(a)-5(e)是图4(c)和图4(d)所示的交叉耦合电路的应用。

尽管现有技术已公开上述具有BPS和GS-DD技术的电路，但上述具有BPS和GS-DD技术的电路是否可应用在系统级芯片上的逻辑电路仍不可知，所以具有BPS和GS-DD技术的更先进有效的电路的需求将会出现。即使应用BPS技术至5T静态随机存取存储单元，仍然有些问题必须被克服。首先，尽管所述5T静态随机存取存储单元和其外围电路有强烈操作在0.5V以下(例如0.3V)的需求，但VDD仍旧高于0.5V。特别的是，因为传统电路仍然足以进行0.5V的操作，所以尽管需要BPS，但仍然没有解决方案给所述些外围电路操作在0.5V以下。第二，给所述些外围电路的电源供应电压的数目太大，例如给所述些外围电路的电源供应电压为VDD＝0.5V，VDH＝0.7V，VSL＝-0.2V，0.25V(＝VDD/2)，以及1V。第三，其他出现的问题，例如5T静态随机存取存储单元和其外围电路之间的令人满意的电压关系，如何在施加VDH和VSL的情况下，确保5T静态随机存取存储单元和其外围电路操作在VDD的大范围内，以及如何平衡“1”和“0”的读取速度。另外，如何使用电压转换器以及如何确保低于0.5V感测的范围也必须考虑。

因此，本发明将公开应用在系统级芯片上的基本但实用的逻辑电路，其次是应用于0.5V以下的静态随机存取存储器和其他实施例。

发明内容

本发明的一实施例公开一种存储器。所述存储器包含多个存储单元和多个外围电路。所述多个存储单元中的每一存储单元包含两互相交叉耦合的反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器以及由一第一电源轨和一第二电源轨供电，所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差。所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个。

本发明的另一实施例公开一种低电压互补式金属氧化物半导体电路。所述低电压互补式金属氧化物半导体电路包含一输入端、一输出端、一转换电路、一接收器、一输出缓冲器和一升压电路。所述转换电路耦接于所述输入端以及用于产生两转换信号；所述接收器耦接于所述输入端和所述转换电路，其中所述接收器用于接收来自所述输入端的一输入信号。所述输出缓冲器耦接于所述输出端以及用于产生一输出信号至所述输出端。所述升压电路，耦接于所述输出缓冲器，所述接收器以及所述转换电路，其中所述升压电路是用于产生一升压信号。所述升压信号是传送至所述输出缓冲器内的金属氧化物半导体晶体管的栅极，以及所述升压信号的摆幅大于所述输出信号的摆幅。

本发明将第一电压和第二电压施加到静态随机存取存储器的多个静态随机存取存储单元中的每一静态随机存取存储单元的第一交叉耦合反相器，以及施加两升压电源电压到所述每一静态随机存取存储单元的第二交叉耦合反相器，其中所述第一电压与所述第二电压之间的第一电压差小于所述两升压电源电压之间的第二电压差。另外，所述静态随机存取存储器还将升压电压技术以及栅源极差分驱动技术的至少一个应用于多个周边电路。因此，本发明不仅可以允许系统级芯片和所述静态随机存储器内的基本逻辑电路操作在低电压，低功率和高速下，而且还可以减少所述静态随机存取存储器的必要电源电压的数量。

附图说明

图1(a)是说明反相器和图1(b)是说明6T静态随机存取存储单元的示意图。

图2(a)是说明具有升压电压的互补式金属氧化物半导体反相器和图2(b)是说明金属氧化物半导体晶体管符号的示意图。

图3(a)是说明运用在5T静态随机存取存储单元的动态的BPS技术和图3(b)是说明相关时序的示意图。

图4(a)是现有技术所公开的另一种低电压电路，图4(b)是说明一种应用在电路(或逻辑)区块Z的电源开关，以及图4(c)和图4(d)是分别说明交叉耦合的N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管的示意图。

图5(a)-5(e)是现有技术所公开的具有GS-DD技术的电压转换器的示意图。

图6(a)是说明具有大的输出电容且操作在低功耗和高速的电路和图6(b)是说明电压转换器的示意图。

图7(a)是说明一个作为驱动器或反向器的基本电路和图7(b)是说明相关时序的示意图。

图8(a)是说明另一个基本电路和图8(b)是说明相关时序的示意图。

图9(a)是说明预充电缓冲器和图9(b)是说明相关时序的示意图。

图10(a)是说明具有Z的地址缓冲器，图10(b)是说明代表地址缓冲器的电路符号，以及图10(c)是说明地址缓冲器的相关时序的示意图。

图11(a)是说明三输入非与门，图11(b)是说明代表三输入非与门的电路符号，以及图11(c)是说明三输入非与门的相关时序的示意图。

图12(a)是说明四输入非或门，图12(b)是说明代表四输入非或门的电路符号，以及图12(c)是说明四输入非或门的相关时序的示意图。

图13是说明延迟电路的示意图。

图14是说明有线或门的示意图。

图15是说明现有技术所公开的128-kb嵌入式静态随机存取存储器的示意图。

图16(a)是说明BL配置和图16(b)是说明8-kb子数组的示意图。

图17是说明应用如图9(a)所示的预充电缓冲器，如图10(a)所示的地址缓冲器，如图11(a)和图12(a)所示的地址译码器，以及位线驱动器的列相关电路的示意图。

图18是说明应用32-kb子阵列的电源驱动器和选择器的相关电路的示意图。

图19是说明位于位线的远端的伪字符线BL上的具有伪存储单元的传感放大器和主放大器的控制的示意图。

图20(a)是说明具有升压电压的传感放大器，图20(b)是说明传感放大器的常规布局，以及图20(c)是说明使电压反弹最小化的布局的概念的示意图。

图21是说明为了快速和低漏电传感而将GS-DD应用于金属氧化物半导体晶体管的主放大器的示意图。

图22是说明BL均衡器和预充电器的示意图。

图23是说明数据输入缓冲器和写入启用缓冲器的示意图。

图24(a)是说明5T静态随机存储单元存储“0”时，存储节点N1为0V和图24(b)是说明VSL和VDD的关系的示意图。

图25(a)是说明比较5T静态随机存储单元以及外围电路之间对升压电压的需求的示意图。

图26是说明电源驱动器和选择器的相关电路的示意图。

图27(a)和图27(b)是说明接收器和升压器的示意图。

图28是说明另一操作在0.6V的简单电路的示意图。

图29(a)是说明应用多个非与门解码器的地址译码器和图29(b)是说明具有连接SIV的共享节点的非或门的示意图。

图30是说明适用于较小静态随机存储单元的5T静态随机存储存储单元布局的示意图。

图31是说明分割成8分的4-kb子阵列的架构的示意图。

图32是说明子阵列和行控制的控制概念的示意图。

图33(a)是说明DHL驱动器和图33(b)是说明SLL驱动器的示意图。

图34是本发明所公开的另一5T静态随机存取存储单元的布局的示意图。

图35是说明分割成8分的4-kb子阵列的架构的示意图。

图36是说明一对BL和一对LIO的控制概念的示意图。

图37是说明DHL脉冲产生器和SLL脉冲产生器的示意图。

其中，附图标记说明如下：

300 5T静态随机存取存储单元

BF 缓冲器

BL 字符线

BST 升压器

Cout 输出电容

DHL、SLL 电源线

MC 存储单元

Ml、Md、Mlb、Mdb 金属氧化物半导体晶体管

N1、N2 内部节点

OUT 输出端

REC 接收器

SFT 转换器

T1、T2 时间

VDH、VDD、VSL、VSS、VWL、-电压

δ、-VSL

WL 字符线

X、/X 端

Z 电路区块

具体实施方式

图6(a)是说明具有大的输出电容Cout且操作在低功耗和高速的电路600，其中电路600具有BPS和GS-DD技术。如图6(a)所示，电路600包含一接收器REC，一BPS-升压器BST，以及一输出缓冲器BF。接收器REC可包含一低-Vt(例如ZVT)电路以接收具有小电压(0.3V)摆幅的输入IN。BPS-升压器BST可包含操作在升压电压(VDH和–VSL)的常规-Vt逻辑电路。输出缓冲器BF包含一低-Vt(例如ZVT)反相器。如图6(a)所示，转换器SFT可控制接收器REC和BPS-升压器BST的至少一个。值得注意的是如果VDH和–VSL的至少一个是同时应用在5T静态随机存取存储单元及其外围电路，则应用在静态随机存取存储器的电源供应电压的数目可被降低，导致静态随机存取存储器的成本可被降低以及设计可被简化。电路600的应用概念如下所示：

(1)通过施加一小电压VDD至输出缓冲器BF以降低输出电容Cout上的电压摆幅，以及利用输出缓冲器BF(包含低-Vt(例如ZVT)反相器)去抵销小电压VDD所造成的慢速，其中输出电容Cout上的电压摆幅是小于电路600的输入电压摆幅。因此，尽管电路600的输出端OOUT上具有大的输出电容Cout，但电路600仍可操作在低功耗和高速。

(2)因为BPS-升压器BST必须驱动输出缓冲器BF，所以为了更快速驱动输出电容Cout，BPS-升压器BST利用大的电压摆幅(从VDH(＝0.6V)至–VSL(-0.3V))驱动输出缓冲器BF，其中例如上述大的电压摆幅是转换器SFT(0.3D-0.9D)根据接收器REC所接收的0.3V差分输入(其中0.3V在转换器SFT的输入端X以及0.3V在转换器SFT的输入端/X)的所产生。如图6(b)所示，转换器SFT是由电压转换器0.3D-0.6D(2)(如图5(b)所示)以及0.3D-0.6D(1)(如图5(a)所示)所串联而成。如果节点电容Cg维持在小电容值，则起因于升压电压(BPS)的升压能力(BST-power)只会小幅增加。当然，由于电路600包含具有BPS技术的输出缓冲器BF和具有常规-Vt金属氧化物半导体晶体管的BPS-升压器BST，所以电路600具有小的漏电流。接下来，本发明将公开具有上述操作原理且适用于系统级芯片的关键电路。

图7(a)是说明一个作为驱动器或反向器的基本电路700，其中基本电路700的特征在于其所有输出和输入都操作在0.3V的电压摆幅，然而内部节点(也就是N1和N2)却是操作在0.6V-0.9V的电压摆幅。接收器REC是由用以激活Z的第一GS-DD开关(N型金属氧化物半导体晶体管Mn)以及操作在0.6V且具有常规-Vt的P型金属氧化物半导体晶体管Mp所组成，其中Z是一电路(或逻辑)区块，P和P’是预充电脉冲(或预充电频率)，以及X为一输入至Z的输入脉冲。升压器BST由操作在升压电压(0.6V和-0.3V)的常规-Vt反相器IV，以及用以对内部节点N2预充电的第二GS-DD开关(N型金属氧化物半导体晶体管Mnp)所组成。缓冲器BF是由用以转换来自内部节点N2的0.9V摆幅的单端脉冲成为0.3V的差分输出X0和/X0的转换器SFT(0.9S-0.3D)所构成。应所述被注意的是反相器IV可加速由内部节点N1，反相器IV，内部节点N2和P型金属氧化物半导体晶体管Mp所构成的回授循环，而不会有漏电流。如图7(b)所示，在开始时(也就是具有0.3V预充电脉冲的时间T1)，N型金属氧化物半导体晶体管Mn因为GS-DD而关闭，以及P型金属氧化物半导体晶体管Mp因为内部节点N2被预充电至一低电平(也就是-0.3V)而开启，其中内部节点N2是通过N型金属氧化物半导体晶体管Mnp和另一套脉冲P’、/P’而被预充电，且另一套脉冲P’、/P’是由第一转换器SFT1(0.3D-0.3D)所产生(如图7(a)所示)。

因此，因为通过N型金属氧化物半导体晶体管Mnp在内部节点N2形成的小电压摆幅(-0.3V)可使P型金属氧化物半导体晶体管Mp和反相器IV开启，所以如果输入脉冲X是0V以及Z是关闭时，则内部节点N1可以很快地上升至0.6V。最后，因为所述回授循环的存在，所以内部节点N2和N1可以分别很快地至-0.3V和0.6V。当时间T2开始并伴随着预充电脉冲P降至0V时，时间T2也因为有所述回授循环的帮助而可很快地执行。在时间T2中，通过开启N型金属氧化物半导体晶体管Mn而开始对Z供电。如果Z仍然关闭，则差分输出X0和/X0维持初始值(如图7(b)所示)。如果Z开启，则差分输出X0和/X0可分别很快地切换至0V和0.3V(如图7(b)所示)。在Z开启的情况中，刚开始由于P型金属氧化物半导体晶体管Mp、Z和N型金属氧化物半导体晶体管Mn的比值操作(ratio operation)，所以一小电压摆幅形成在内部节点N1，然后所述小电压摆幅被反相器IV放大。在内部节点N2上的正向电压会使P型金属氧化物半导体晶体管Mp关闭，所以在内部节点N1上的初始电压摆幅会随着较大的比值操作而变大。最终，内部节点N1和N2可分别很快地至0V和0.6V，导致差分输出X0和/X0分别至0V和0.3V。另外，如图7(a)所示，在时间T1期间差分输出X0和/X0分别被固定在0.3V和0V。

图8(a)是说明另一个基本电路800。如图8(a)、8(b)所示，在时间T1期间，差分输出X0和/X0都会被受一第二转换器SFT2(0.6D-0.9D)所控制的一P型金属氧化物半导体晶体管Mlp和一N型金属氧化物半导体晶体管Mln栓锁至0V。如图7(a)和图8(a)所示，基本电路700、800可基于Z提供不同的电路实施配置。事实上，Z可以是一逻辑电路区块或是一金属氧化物半导体晶体管。但在本发明的另一实施例中，内部节点N1直接电连接至N型金属氧化物半导体晶体管Mn，也就是说没有Z。另外，图8(b)是说明基本电路800的相关时序。

图9(a)是说明一预充电缓冲器900，其中预充电缓冲器900和基本电路700的差别在于预充电缓冲器900没有Z。如图9(a)所示，预充电缓冲器900可将一输入脉冲P转化成一对输出差分脉冲P0和/P0，其中输出差分脉冲P0和/P0可使缓冲器BF具有强大的驱动能力。另外，图9(b)是说明一代表预充电缓冲器900的电路符号，以及图9(c)是说明预充电缓冲器900的相关时序。

图10(a)是说明一具有Z的地址缓冲器1000，其中Z包含一N型金属氧化物半导体晶体管Mi。如图10(a)所示，仅有当一输入X是逻辑高电平(＝0.3V)时，差分输出X0和/X0才会改变至相反状态。另外，图10(b)是说明一代表地址缓冲器1000的电路符号，以及图10(c)是说明地址缓冲器1000的相关时序。

图11(a)是说明一三输入非与门1100。当一预充电脉冲P转变至低电平时，一内部节点N1(已被一预充电脉冲P’和一P型金属氧化物半导体晶体管Mp预充电至0.6V)将根据输入信号X0-X2而被放电或还是维持0.6V，其中仅有当输入信号X0-X2都是逻辑高电平时，内部节点N1才会被放电。另外，图11(b)是说明一代表非与门1100的电路符号，以及图11(c)是说明非与门1100的相关时序。

图12(a)是说明一四输入非或门1200，其中非或门1200是由四个并联的N型金属氧化物半导体晶体管所组成。如图12(a)所示，当输入信号X0-X3的至少一是逻辑高电平时，一输出端N2被充电。另外，另外，图12(b)是说明一代表非或门1200的电路符号，以及图12(c)是说明非或门1200的相关时序。如图11(a)和图12(a)所示，因为非与门1100是由多个堆栈金属氧化物半导体晶体管所组成，所以非或门1200的操作速度很明显地远操过非与门1100的操作速度，特别是在低电压的状况下更是如此。因此，在一些状况下，非与门(通常由4个堆栈金属氧化物半导体晶体管所组成)应用在高速静态随机存取存储器的地址译码器将受到强烈地限制。

图13是说明一延迟电路1300，其中一反相器链1302被设置在一升压器BST和一缓冲器BF之间，反相器链1302是一n级无漏电流且操作在升压电压的常规-Vt反相器链。图14是说明一有线(wired)或门，其中在非必要期间一输入X会通过一隔离脉冲P和一输出/X隔离。

另外，所有上述电路都可应用于系统级芯片内的控制逻辑区块和记忆单元数组。

虽然参考文件[2]所公开的具有28纳米(28-nm)全空乏硅晶绝缘体的5T静态随机存取存储器是适用于0.5V操作，但当电压VDD低于0.5V(例如0.3V)时，外围电路的可靠和快速的操作将变得不可能。例如5T静态随机存取存储器的固有电路(如读出放大器)还必须在低电压操作方面进行研究。即使在5T静态随机存取存储器的存储单元数组中，尽管在现有的静态随机存取存储器中使用了相同的5T静态随机存取存储单元，但对于0.5V以下的操作还是需要额外的发明。

以下首先会介绍5T静态随机存取存储器数组。其次，举例说明上述电路应用在外围电路，且提出适用于低电压操作的传感放大器的布局。第三，调查所需电源的数量，并提出适当的电压设置以减少所需电源的数量。第四，提出5T静态随机存取存储单元与外围电路之间升压电压的良好关系，以扩大5T静态随机存取存储器的电压操作范围。第五，讨论两个本发明所公开的静态随机存取存储单元和相关的静态随机存取存储单元数组。

(1)静态随机存取存储器数组架构

图15是说明参考文件[2]所公开的一128-kb嵌入式静态随机存取存储器，每个32-kb数组是由四个8-kb子数组组成，以及升压电压(BPS)是应用在静态随机存取存储单元，其中X表示列译码器/驱动器，Y表示行译码器/驱动器，以及D表示数据输入/输出电路。

图16是说明BL配置和8-kb子数组。每一对字符线(BLs)(例如BL0和/BL0)被布置如图16(a)所示，并且被分成八个分区(如图16(b))。由于每行YL作为行选择线(请参照参考文献[2]))，所以在每个分区面积都没有实质上增加。这里，每对子数组(例如PMA0)具有功率驱动器(PD0)和选择器(SL00)以选择性地并因此为了低有功功率的单元而在BL方向上部分地升高电源线DHL和SLL(未绘示于图16(a)，16(b))。这可通过在选定的YL和所选PD的重合处激活SL来完成的。另外，如图16(a)，16(b)所示，MC表示存储单元，LIOx表示输入/输出线，金属氧化物半导体晶体管My1，My0，Myb1，Myb0为开关，HVP，SA表示预充电/传感放大器电路，PMAx表示存储器子数组，YL0表示行线，SWx表示开关，GIO表示全局输入/输出线，RWC(MA)表示读写电路，X DEC&DRV表示列译码器/驱动器，以及Y DEC&DRV表示行译码器/驱动器。

虽然图16(a)，16(b)所示的数组配置是相似于参考文件[2]，但电源电压完全不同。对参考文件[2]而言，传统电路必须操作在如前述所述的VDD(＝0.5V)。例如应用于本发明的电源电压是VDD＝0.3V，VDH＝0.6V，以及VSL＝-0.3V，分别不同于应用在参考文件[2]所公开的0.5V静态随机存取存储器的VDD(0.5V)，VDH(0.7V)，以及VSL(-0.2V)。另外，VDD是一外部电压，但VDH和VSL是由0.5V静态随机存取存储器的内部所产生。另外，升压电压(boosted power supplies，BPS)以及栅源极差分驱动(GS-DD)都被应用至外围电路的说明如下。在这里参考文件[3]所公开的应用于动态随机存取存储器的电压转换器可完全应用于静态随机存取存储器。

(2)外围电路

应用BPS和GS-DD技术的最有效率的电路区块是BL相关电路。事实上，BL相关电路的功率通常是最大的，因为在128-kb数组中多达256对BL(如图15所示)，每对BL有一由0.15V电压摆幅充电或放电的巨大的电容。然而，幸运的是，尽管有0.5V的VDD，但现有技术(请参照参考文件[2])的动态BPS5T静态随机存取存储单元已经解决了电源问题。其他有效率的电路是预充电缓冲器，地址缓冲器，以及DHL和SLL缓冲器，因为它们具有相对长的导线，以及必须驱动大的负载电容和许多导线的至少一。显然，基于图6所示概念的上述电路可适用于这些外围电路。

图17是说明应用如图9(a)所示的预充电缓冲器(PC-B)1702，如图10(a)所示的地址缓冲器AB0(L)-AB7(L)，如图11(a)和图12(a)所示的地址译码器(列-非与门-译码器(row-NAND-decoders))DEC0-DEC255，以及位线驱动器WD0-WD255的列相关电路。首先，0.3V外部差分预充电脉冲Pe和/Pe(对应图9所示的差分脉冲P和/P)通过预充电缓冲器1702被起电为0.3V内部差分预充电脉冲P0和/P0，所以大负载电容可被快速地驱动。在预充电之后，外部地址输入A0-A7通过地址缓冲器AB0-AB7和预充电脉冲P0和/P0而生效。然后内部(0.3V)地址，a0和/a0，…，以及a7和/a7被启用。内部地址a0和/a0，…，以及a7和/a7可通过地址译码器DEC0-DEC255译码，以及当一具有所有输入都为0.3V的地址译码器被选择，然后依对应的位线(例如位线WL0)被激活以驱动耦接于位线WL0的5T静态随机存取存储单元从一低电平(-0.3V)至一高电平(0.6V)。如果所述低电平和所述高电平等于应用于5T静态随机存取存储单元的升压电压，则所需的电源电压数量将会减少。如图17所示，虽然AB(L)(地址缓冲器AB0(L)-AB7(L))实际上包含了前译码器和主译码器，但因为并非本发明的主要技术特征，所以被简化。另外，因为每一AB(L)是利用如图8(a)所示的基本电路800，所以内部地址和预充电脉冲P0和/P0之间并不需要定时对齐。上述电路配置也适用于行线YL驱动器，BL均衡器，以及预充电器(如图22所示)。

图18是说明应用如图15所示的32-kb子阵列的电源驱动器PD和选择器SL的相关电路。如图18所示，被选择的电源驱动器PD(例如PD0)内的非与门译码器DEC0输出一0.3V电压摆幅的脉冲，导致输出BSL0上具有一0至-0.3V脉冲，以及输出BDH0具有一0.3V至0.6V脉冲。当每一SL区块内的多条行选择线(YL)的一条行选择线(例如YL0，YL16，YL32，以及YL48)被选择时，相关的电源线DHL从0.3V驱动至0.6V以及相关的电源线SLL从0V驱动至-0.3V，然而未被选择的电源线DHLs和SLLs仍然分别维持在0.3V和0V。

图19是说明位于位线WL的远端的伪字符线BL(DBL和/DBL)上的具有伪存储单元(DC)的传感放大器(SA)和主放大器(MAs)的控制。例如，当位线WL0被激活时，已将预充电至0V的DBL上的DC充电至0.3V，然后激活SPL0和SNL0以激活沿着WL0的所有SA。同时，YE0被激活，所以在GI/O上的读取信号被输入后，主放大器(MAs)由ME和/ME激活。因此，YE可用于GI/O上的读取信号和ME激活的定时对齐。另外，如图19所示，SPL和SNL代表电源轨道线，以及SAD表示传感放大器驱动器。

图20(a)是说明具有升压电压(BPS)的传感放大器SA。在开发了约100mV的小差分读信号之后，通过施加0.9V大摆幅脉冲来供电SAL和SPL将SA激活以放大小差分读信号到0.3V。由于初始BL电压为150mV，所以传感本身很慢，所以要求耦接于升压电压(BPS)的金属氧化物半导体晶体管Mn和Mp要有大的摆幅和低-Vt。对于稳定和低功率传感，交叉耦合金属氧化物半导体晶体管Mp1，Mp2，Mn1，Mn2的中等Vt是令人满意的。例如，在“1”读数的差分信号电压利用/BL电压(V/BL)＝VDD/2+vs和BL电压(VBL)＝VDD/2的方式到300mV。为了使SA继续开启Mn2以及关闭Mn1(也就是避免/BL不必要的放电)，对于Mn2导通，V/BL＝VDD/2+vs>Vt(Mn2)以及VBL＝VDD/2<Vt(Mn1)必须满足。如果在VDD＝0.3V时Vt(Mn1)＝Vt(Mn2)＝0.2V(也就是中等Vt)，则必须通过vs>50mV满足前述条件，这意味着在vs发展到50mV之后，SPL和SNL必须激活SA。然而，如果在BL完全充电到0.3V或放电到0V后，SA才被激活，则Mn1和Mn2可以具有常规-Vt(例如RVT)。在这种情况下，由于需要等待时间，速度较慢。然而，这并不需要这样的中等Vt。

即使BPS解决了其他周边电路的慢速问题，来自布局的固有的慢速传感速度最终还是阻碍了整个静态存储存储器的速度。在常规布局(图20(b))中，许多(例如256个)SA通常使用一组运行在WL(水平)方向的VDD和VSS电源线。因此，当SA同时被激活时，每个电源线都会有电压反弹Δv。因此，由于积累了传感电流，所以VDD和VSS的电源线上出现电压反弹Δv，进而阻止了高速传感。图20(c)是说明使电压反弹最小化的布局的概念。原则上，每个SA的VDD电源线和VSS电源线分别连接到沿BL方向运行的存储单元(MC)的VDD电源线和VSS电源线。实际上，当考虑到实际的存储单元布局时，对应上述概念的连接有点复杂(如图20(c)所示)。图20(c)将使得电压反弹Δv最小化且没有电流的累积，从而实现快速传感。当然，只有SA的VDD电源线连接到存储单元的单元的VDD电源线，其来自存储单元布局(见图30和34)。

图21是说明为了快速和低漏电传感而将GS-DD应用于金属氧化物半导体晶体管MpM和MnM的主放大器MA(图19)。在已经被预充电到VDD/2的一对GI/O上开发读取信号之后，ME和/ME可被激活。交叉耦合金属氧化物半导体晶体管的Vts是中等的，如前所述的SA。这里，MA被设计为在写入期间以及金属氧化物半导体晶体管MpM和MnM关闭期间关闭(参见图19)。

图22是说明BL均衡器和预充电器(EQ)。属于所选子阵列的仅有一个0.9V预充电脉冲PBL通过双输入非与门译码器和驱动器被激活用于低功率，如同字符驱动器中一样。值得注意的是在选择的WL关闭后，预充电脉冲PBL必须打开以进行稳定操作。否则因为预充电到VDD/2的BL电压被写入存储单元而可能发生故障。

图23是说明数据输入(Di)缓冲器(DIB)和写入启用(WE)缓冲器(WEB)，它们都由BPS基本电路组成。如图23所示，一个0.3V差分写入数据输入到GI/O对。

(3)给定VDD的必要电源数量

為了5T静态随机存储器更为实用，必要的电源电压数量必须降低到可接受的水平。对于允许容差为±10％的给定VDD，可以为周边电路使用专门针对存儲單元的VDH和VSL，从而将必要数量保持在相同状态，使静态随机存储器设计更简单。值得注意的是在公開VDD＝0.5V的现有技术中，所述数字无意识地被决定为总共为5。例如VDD＝0.5V，-0.2V，1V，VDD＝0.5V，VDH＝0.7V，VSL＝-0.2V，Vref(＝VDD/2＝0.25V)为静态随机存储单元。注意，分别使用-0.2V(图3中的-δ)和1V用于WL脉冲的关闭电平和開啟电平，并且对于其他常规周边电路使用0.5V。然而，对于VDD＝0.3V而言，如果BPS和GS-DD技术适用于周边电路，而不注意数量，则数量进一步增加是不切实际的。然而幸运的是，即使在这种情况下，数量仍然保持如下。

根据具有28纳米(28-nm)组件的5T静态随机存储单元的余度分析，证明在VDD＝0.3V时，-VSL＝0.3V和VDH＝0.6V的组合是适合的。显然，如前所述，这种提高的供电电压也适用于使用BPS和GS-DD技术的周边电路。然而，上述组合使得5T静态随机存储单元的“1”和“0”的读取速度不平衡。因为读取“1”是由本来就较慢的P型金属氧化物半导体晶体管M1(图3)所完成，所以“1”读取总是慢于“0”读取。因此，尽管T静态随机存储单元的存储容量有所增加，但对于整体均衡速度较高的速度，晶体管M1的通道宽度W(M1)必须大于晶体管Md的通道宽度W(Md)。或者是VSL必须比(VDH-VDD)更大，导致在VDD＝0.3V时，-VSL＝-0.35V和VDH＝0.6V。这样一个更大的VSL是有利于周边电路操作在低电压，因为在给定的速度的情况下，更负的VSL允许在互补式金属氧化物半导体晶体管反相器中的P型金属氧化物半导体晶体管使用较小的通道宽度W。

(4)适用于较宽范围VDD的必要电源数量

如果在宽范围的VDD(例如0.3V至0.9V)下必须确保成功的操作，則升压电源电压的常见用法就有困难。上述困难来自于5T静态随机存储单元和周边电路的不同要求。的確BPS技術对于周边电路和5T静态随机存储单元的高速和低漏电流来说是不可或缺的。但即使如此，对于5T静态随机存储单元而言，BPS技術在读取操作期间倾向于破坏存储的数据，所以要求确保无破坏性读出(non-destructive read-out，NDRO)以避免破坏性读出(destructive read-out，DRO)。然而周边电路卻没有这样的需要，细节如下。

图24(a)是说明5T静态随机存储单元存储“0”时，存储节点N1为0V的示意图。当VDD/2(＝BL预充电电压)的BL电压(VBL)超过Mdb的有效阀值电压Vteff(Mdb)时，DRO发生，其中Vr为晶体管Ma-Md的比率电压。这里，Vteff(Mdb)＝Vt(Mdb)-VSL，其中Vt(Mdb)是晶体管Mdb的实际Vt。由于Vr通常设定约为VBL(VDD/2)的80％，所以DRO条件可由式(1)决定：

图24(b)是说明在Vt(Mdb)＝0.5V时，VSL和VDD的关系。例如，在VDD＝0.3V时，如果-VSL比作为DRO和NDRO的边界的-0.38V更浅时，NDRO被确保，然而在VDD＝0.9V时，如果-VSL比作为DRO和NDRO的边界的0.14V更浅时，NDRO才会被确保。因此，为了避免DRO，5T静态随机存储单元的VDH和VSL必须随着VDD的增加而降低。也就是说，5T静态随机存储单元的VDH和VSL必须通过降低VDD得到更大的提升。实际上，为了确保每个VDD的NDRO具有足够的余量，正常的VSL被设定为小于上述边界。例如在VDD＝0.3V时为约0.3V。“1”读取也是如此。另外，VDH-VDD也随着VDD的增加而减小，如图25(a)所示。在图25(a)中，VDHM和VSLM分别表示5T静态随机存储单元的VDH和VSL，以及VDHP和VSLP分别表示周边电路的VDH和VSL。

然而如图25(b)所示，对于BPS周边(逻辑)电路，情况又是不同的。如图25(b)所示，VDH-VDD和VSS-VSL的差值必须是恒定的常规Vt(也就是RVT)，且与VDD无关。这是因为如果上述差值随着VDD的增加而减小，则BPS周边电路中P型金属氧化物半导体晶体管和N型金属氧化物半导体晶体管的漏电流将会随着VDD的增加而增加。无论如何，在VDD从0.3V到0.9V的范围中，周边电路的VDH和VSL特性必须与5T静态随机存储单元的VDH和VSL特性不同。在这种情况下，需要两组升压电源，一个用于5T静态随机存储单元(也就是VDHM和VSLM)，以及另一组用于周边电路(也就是VDHP和VSLP)。这里，VDHM和VSLM示出了如图25(a)所示的特性，但如图25(b)所示，VDHP和VSLP分别与VDD和VSS的差值是常数(也就是RVT)。它们被应用于图26中的BDH0和BSL0驱动器的所选择的DHL和SLL。在图26中，为了简单说明起见，假设VDHM＝VDHP＝0.6V，以及VSLM＝VSLP＝0.3V。

显然，較宽的餘量设计尤其是對於静态随机存储单元而言至关重要，且要特别注意芯片上电压转换器的设计。实际上，转换器可通过检测VDD來改變VDHM和VSLM。另外，如式(1)所示，为了应对对Vt和温度变化敏感的DRO餘量，根据变化来改变VDHM和VSLM也是至关重要的，所以由VDD產生提升电压也是不可缺少的，其中上述條件都是为动态随机存取存储器(DRAM)而建立的(请参照参考文件[3])。

4.其他优选实施例

(1)基本电路

接下来要介绍不同于图7所示的接收器和升压器的其他实施例。图27(a)是说明尽管需要0.9V摆动预充电脉冲/P，但在节点N 2没有预充电金属氧化物半导体晶体管的更简单的电路。图27(b)是说明利用N型金属氧化物半导体晶体管Mis将操作在0.3V的节点N1和操作在0.6V的节点N 2隔离的电路，所以图27(b)所示的电路可允许节点N1更快地放电以适合更快速地操作。另外，图28是说明另一仅操作在0.6V的简单电路。

如图29(a)所示，如果多个非与门解码器使用GS-DD技术通过节点固定静态反相器SIV来控制，则非与门解码器区块可以更小。由于本发明的SIV，具有大电容的共享节点N在预充电期间总是固定为VDD，而在激活期间总是固定为0V。如果图7所示的GS-DD金属氧化物半导体晶体管Mn被使用，则节点N在预充电期间将有浮动电压(floating volatge)，造成某些情况下会不稳定。值得注意的是，SIV不仅可以固定节点电压以进行更稳定的操作，且即使采用0.3V脉冲，所述固定节点电压也不会造成漏电流。这是因为反相器的两端总是处于相同的电压。另外，SIV甚至可操作在0.3V以下。如上所述，图29(b)是说明具有连接SIV的共享节点N的非或门，其中共享节点N固定为VDD或0V而不会有漏电流。

(2)其他5T静态随机存取存储单元和相关电路

目前已经基于图3中的5T静态随机存储单元详细讨论了BPS和GS-DD技术的应用。原则上，它们甚至可适用于其他5T静态随机存储单元和阵列。图30是说明适用于较小静态随机存储单元的5T静态随机存储存储单元布局。用金属3布局的VSS线和SLL垂直于用金属2布局的VDD线和DHL。金属1用于局部互连。图3中的行线(YL)被移除以减小静态随机存储单元的尺寸。相反，DHL必须执行如图3中YL所做的行选择工作。然而，为了做到这一点，图31中分割成8分的4-kb子阵列必须特别注意控制每一行的行开关。在图31的架构中，每对子阵列(PMA)具有电平转换器区块LCVB和子阵列选择器ASL。每对位线(BL和/BL)在LCVB中具有其自己的电平转换器LCV(如图32所示)。所述LCV将DHL脉冲(从VDD转变至VDHM)转换为较大的电压摆幅脉冲以控制作为行开关的金属氧化物半导体晶体管My和Myb以及连接本地I/O(LIO)。更详细的操作如下。

在预充电期间，预充电脉冲PBL将所有BL，所有本地IO和所有全局IO预充电至VDD/2。在激活期间，通过驱动器(参见图33)来选择和激活与升压DHL和升压SLL对应的存储单元(例如图31所示的存储单元(MC00))。对于读取操作而言，在每对BL上形成的读取信号由每对BL上的SA(请参照图20和32)放大。然后，通过激活AS0并升压DHL0，将所选择的BL(也就是BL0和/BL0)上的放大信号输出到本地IO(LIO和/LIO)，其中所选择的DHL0从VDD(0.3V)变为高电平VDHM(0.6V)，以及所选择的AS0从高电平VDHP(0.6V)变为VDD(0.3V)。因此选择P型金属氧化物半导体晶体管Mxy0导通，然后N型金属氧化物半导体晶体管My和Myb将因为栅极(NG)从-0.3V的预充电电平改变为VDHM(0.6V)而导通(如图32所示)。显然，未选择的LCV仍然关闭而与LIO隔离(因为它们的Mxys由于DHL的VDH＝VDD而关闭)。应该注意的是，给定为VDHM-VDD-Vt(Mxy0)的选择的Mxy0的栅极过驱动(GOD)通常很小。例如，在VDHM＝0.6V，VDD＝0.3V，以及Vt(Mxy0)＝0.3V(＝周边电路的RVT)时，它小至0V。此时意味着将NG充电至VDHM几乎不可能或极慢，且将NG充电至VDHM的速度对Mxy0的Vt变化很敏感。以下是补救办法，这使得GOD总共增加到150-200mV。

(1)将VDHM-VDD设定为最大可能值。事实上，當DRO保持在相同状态時，可以通过增加存储单元中的Vt(Mlb)將VDHM-VDD增大50-100mV。

(2)将Vt(Mxy0)设置为尽可能低的值。然而，过低的Vt(Mxy0)卻是危险的，因为非选择LCV內的DHL和AS0都具有VDD將使得Mxy0弱開啟，并且将NG处的浮動预充电电压从-0.3V增加，導致非选择的LCV到LIO的連結發生問題。但即使如此，Vt(Mxy0)還可以设定为小于100mV，所以考虑到浮动电压下的NG，Vt(Mxy0)將被設定為0.2V。虽然由于Vt(Mxy0)的降低，導致NG被提高了100mV，但是如果每个未选择的LCV中的My和Myb的Vts增加了100mV，则每个未选择的LCV中的My和Myb可被确保为关闭。因此，如上所述，因为VDHM可以增加几乎相同的量，所以My和Myb的GOD可保持足够高。

(3)将Mxy0设計为尽可能大的尺寸以使其具有小Vt变化量。

图33是說明由行驱动器(也就是YDEC&DRV)选择性激活的DHL驱动器，以及通過位元線WL從列驱动器(也就是XDEC&DRV)选择性激活的SLL驱动器，其中YDEC&DRV与XDEC&DRV几乎具有相同的电路配置(参见图17)。其他周边电路与應用於图3所示的5T静态随机存储单元的周边电路几乎相同。

图34是本发明所公开的另一5T静态随机存取存储单元的布局，其中一行线YL被添加到图30中的存储单元。如图35、36所示，尽管存储单元的尺寸增加，但是由于省去了每行的LCV，所以行选择要简单得多。显然，在升压的DHL和升压SLL的重合处仅选择一个存储单元。虽然在BL方向上所有金属氧化物半导体晶体管(My和Myb)的行开关都被激活，但阵列激活功率并没有显着增加。这是因为激活一个WL(也就是WL0)只会激活了一个子阵列，并且通过开启相应的My和Myb和列开关(也就是SW0)与相应的LIO和GIO进行沟通。另一方面，其他未选择的子阵列保持不动作，也就是说其他未选择的子阵列的BL和LIO都保持在与GLO隔离的预充电电平(也就是VDD/2)。当然，如果金属4可用于YL，则存储单元的面积不会增加。

另外，图37是说明由行驱动器(也就是YDEC&DRV)选择性激活的DHL脉冲产生器，以及通过位线WL从列驱动器(也就是XDEC&DRV)选择性激活的SLL脉冲产生器，其中YDEC&DRV与XDEC&DRV几乎具有相同的电路配置(参见图17)。

综上所述，本发明将第一电压和第二电压施加到静态随机存取存储器的多个静态随机存取存储单元中的每一静态随机存取存储单元的第一交叉耦合反相器，以及施加两升压的电源电压到所述每一静态随机存取存储单元的第二交叉耦合反相器，其中所述第一电压与所述第二电压之间的第一电压差小于所述两升压电源电压之间的第二电压差。另外，所述静态随机存取存储器还将升压电压技术以及栅源极差分驱动技术的至少一个应用于多个周边电路。因此，本发明不仅可以允许系统级芯片和静态随机存储器内的基本逻辑电路操作在低电压，低功率和高速下，而且还可以减少静态随机存取存储器的必要电源电压的数量。

參考文件：

[1]K.Itoh，“0.5V High-Speed Circuit Designs for Nanoscale SoCs-Challenges and Solutions-,”ISIC2011，Singapore，Dec.2011.

[2]Khaja Ahmad Shaik，K.Itoh，and Amara“0.5V 350-ps 28-nm FD-SOISRAMArray with Dynamic Power-Supply 5T Cell,”IEEE S3S，Oct.2015.

[3]K.Itoh，VLSI Memory Chip Design，Springer，2001.

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含互相交叉耦合的两反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器，所述第一反相器由一第一电源轨和一第二电源轨供电，以及所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个，所述多个外围电路中的驱动器操作在至少二电压，所述驱动器的负载电容大于所述驱动器的输入电容，以及所述负载电容上的电压摆幅小于所述驱动器的输入电压摆幅。

2.如权利要求1所述的存储器，其特征在于：所述驱动器包含用于接收第一电压的接收器，操作在第二电压的升压器，以及驱动所述负载电容在第三电压的缓冲器，其中所述第一电压和所述第三电压低于所述第二电压。

3.如权利要求1所述的存储器，其特征在于：所述多个外围电路中的每一地址缓冲器包含多个地址输入非或门和用于激活所述每一地址缓冲器的控制电路。

4.如权利要求1所述的存储器，其特征在于：所述第一电源轨被应用于所述多个外围电路，且所述第一电源轨上的电压值是0.5V或更低。

5.如权利要求1所述的存储器，其特征在于：所述多个升压电压是由芯片上的多个电压转换器所产生。

6.如权利要求1所述的存储器，其特征在于：施加在所述第二电源轨上的第三电压和施加在所述第一电源轨上的第一电压之间的差值会随着所述第一电压的增加而减少。

7.如权利要求1所述的存储器，其特征在于：所述第一反相器包含第一晶体管和第二晶体管，其中所述第一晶体管通过所述第一电源轨和所述第二电源轨之间的主要导电节点串联耦接所述第二晶体管；所述第二反相器包含第三晶体管和第四晶体管，其中所述第三晶体管通过所述第三电源轨和所述第四电源轨之间的主要导电节点串联耦接所述第四晶体管；以及所述第三晶体管的阈值电压是大于所述第一晶体管的阈值电压。

8.如权利要求1所述的存储器，其特征在于：所述多个升压电压是同时施加在所述多个外围电路和所述多个存储单元。

9.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含互相交叉耦合的两反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器，所述第一反相器由一第一电源轨和一第二电源轨供电，以及所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个，施加在所述多个存储单元中的升压电压和第一电压之间的差值随着施加在所述多个存储单元中的第一电压的增加而小于施加在所述多个外围电路中的升压电压和第一电压之间的差值。

10.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含互相交叉耦合的两反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器，所述第一反相器由一第一电源轨和一第二电源轨供电，以及所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个，所述多个升压电压中的一第三电压大于所述第一电压差中的一第一电压，以及所述多个升压电压中的一第四电压小于所述第一电压差中的一第二电压。

11.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含互相交叉耦合的两反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器，所述第一反相器由一第一电源轨和一第二电源轨供电，以及所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个，在所述每一存储单元的读取模式中，一对应字符线被激活以选取所述每一存储单元，跨在所述第三电源轨和所述第四电源轨之间的电压差从所述第一电压差上升至所述第二电压差，以及一对应位线的电压根据所述每一存储单元内的储存值从所述第一电压差中的第一电压上升至预充电电压或从所述预充电电压下降至所述第一电压差的第二电压。

12.如权利要求11所述的存储器，其特征在于：在所述每一存储单元的读取模式后，所述存储器内的预充电电路被激活以使所述对应位线的电压回到所述预充电电压。

13.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含互相交叉耦合的两反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器，所述第一反相器由一第一电源轨和一第二电源轨供电，以及所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个，在预充电时段，施加在所述多个外围电路中的部份外围电路内的接收器的第一预充电脉冲被激活，以及施加在所述部份外围电路内的升压器的第二预充电脉冲被失活。

14.如权利要求13所述的存储器，其特征在于：在激活时段，所述第一预充电脉冲被失活，以及所述第二预充电脉冲被激活。

15.如权利要求13所述的存储器，其特征在于：所述第一预充电脉冲和所述第二预充电脉冲有预定电压摆幅，以及所述预定电压摆幅小于0.5V。

16.一种低电压互补式金属氧化物半导体电路，包含：

一输入端和一输出端；

一转换电路，耦接于所述输入端以及用于产生两转换信号；

一接收器，耦接于所述输入端和所述转换电路，其中所述接收器用于接收来自所述输入端的一输入信号；

一输出缓冲器，耦接于所述输出端以及用于产生一输出信号至所述输出端；及

一升压电路，耦接于所述输出缓冲器，所述接收器以及所述转换电路，其中所述升压电路是用于产生一升压信号；

其中所述升压信号是传送至所述输出缓冲器内的金属氧化物半导体晶体管的栅极，以及所述升压信号的摆幅大于所述输出信号的摆幅。

17.如权利要求16所述的低电压互补式金属氧化物半导体电路，其特征在于：所述输出缓冲器内的金属氧化物半导体晶体管的阈值电压小于所述升压电路内的金属氧化物半导体晶体管的阈值电压。

18.如权利要求16所述的低电压互补式金属氧化物半导体电路，其特征在于：所述接收器是一栅源极差分驱动电路，所述两转换信号中的最大电压值大于供电给所述输出缓冲器的电源信号的电压值，其中所述两转换信号是用于供电给所述升压电路。

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