CN107785046A - 低电压互补式金属氧化物半导体电路和相关存储器 - Google Patents

Abstract

本发明公开了一种低电压互补式金属氧化物半导体电路和相关存储器。所述存储器包含多个存储单元和多个外围电路。所述多个存储单元中的每一存储单元包含两反相器，所述两反相器的第一反相器由一第一电源轨和一第二电源轨供电，所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，及所述第一电压差小于所述第二电压差。所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个。因此，本发明不仅可允许所述存储器内的基本逻辑电路操作在低电压，低功率和高速下，而且还可减少所述存储器的必要电源电压的数量。

Description

低电压互补式金属氧化物半导体电路和相关存储器

技术领域

本发明涉及一种低电压互补式金属氧化物半导体电路和相关存储器，尤其涉及一种应用升压电压技术以及栅源极差分驱动技术的低电压互补式金属氧化物半导体电路和相关存储器。

背景技术

图1(a)是说明一种基本的互补式金属氧化物半导体晶体管反相器100的示意图，其中金属氧化物半导体晶体管的栅极过驱动电压(gate-over-drive，GOD)是定义为所述金属氧化物半导体晶体管的栅源极电压VGS与所述金属氧化物半导体晶体管的阈值电压Vt之间的差值(也就是所述金属氧化物半导体晶体管的GOD＝VGS-Vt)。例如，如图1(a)所示，当互补式金属氧化物半导体晶体管反相器100的输入X从0V变化至电压VDD时，金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)为VDD-Vt(Md)±ΔVt，其中/X是互补式金属氧化物半导体晶体管反相器100的输出，Vt(Md)是金属氧化物半导体晶体管Md的阈值电压，以及ΔVt是阈值电压Vt(Md)的变异。另外，ΔVt会随着金属氧化物半导体晶体管Md的尺寸缩小而增加。如果金属氧化物半导体晶体管Md的最小操作电压VMIN是等于当金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)为零时的VDD，则VMIN＝Vt(Md)+ΔVt。因为金属氧化物半导体晶体管Md的阈值电压Vt(Md)在次阀值漏电流(subthreshold leakage current)方面有最低限制(约为0.3-0.4V)，所以金属氧化物半导体晶体管Md的最小操作电压VMIN＝(0.3-0.4)V+ΔVt，也就是说假设阈值电压Vt(Md)的变异ΔVt约等于0.1V时，金属氧化物半导体晶体管Md的最小操作电压VMIN约等于0.4-0.5V。虽然，很显然地在上述金属氧化物半导体晶体管Md的最小操作电压VMIN的情况下，金属氧化物半导体晶体管Md的操作速度会变成无穷大，但实际上，考虑金属氧化物半导体晶体管Md的操作速度的极限，金属氧化物半导体晶体管Md的栅极过驱动电压GOD(Md)必须大于零。如此，金属氧化物半导体晶体管Md的实际上的最小操作电压VMIN将会大于0.4-0.5V(例如0.6V)。因此，金属氧化物半导体晶体管Md将不可能操作在0.5V以下。

图1(b)是说明一种6T静态随机存取存储单元(具有6个金属氧化物半导体晶体管)的示意图，其中所述6T静态随机存取存储单元是由两互补式金属氧化物半导体晶体管反相器，位线WL，和字符线BL、/BL所组成。值得注意的是因为所述6T静态随机存取存储单元是由两互补式金属氧化物半导体晶体管反相器所组成，所以所述6T静态随机存取存储单元并不适合操作在0.5V以下。为了解决这问题，参考文件[1]提出升压电压(voltage boosting)的技术。在所述升压电压的技术中，所述6T静态随机存取存储单元包含金属氧化物半导体晶体管Md以及连接到位线BL的栅极电压用升压电压(boosted power supplies，BPS)提升，也就是说所述升压电压可提供一正升压电压和一负升压电压，解释如下。

图2(a)是说明具有升压电压的互补式金属氧化物半导体反相器的示意图，以及图2(b)是说明参考文件[1]中具有ZVT(低-Vt)和常规-Vt(regular-Vt，RVT)的金属氧化物半导体晶体管的符号，其中图2(b)所示的符号将会在本发明通用。图2(a)的BPS-1是利用具有低-Vt的P型金属氧化物半导体晶体管M1作为负载，以及利用具有RVT的N型金属氧化物半导体晶体管M2作为驱动器。这里，假设低-Vt和RVT分别为0V和0.3V。如果升压电压VDH＝0.6V施加在BPS-1，则在VDD＝0.3V的情况下，因为开启的金属氧化物半导体晶体管ON-MOS(也就是N型金属氧化物半导体晶体管M2)的GOD＝0.3V，以及关闭的金属氧化物半导体晶体管OFF-MOS(也就是P型金属氧化物半导体晶体管M1)具有栅源极反向偏压0.3V，所以BPS-1可操作在高速。然而，传统的反相器(Conv.)因为GOD＝0V而不会运作。另外，因为BPS-2利用了具有ZVT的金属氧化物半导体晶体管，升压电压VDH和负升压电压–VSL，所以GOD＝0.6V，导致BPS-2的操作速度比BPS-1还快。

接下来为了避免一些实施例在具有正负电源的情况下使用正Vt(N型金属氧化物半导体晶体管)和Vt(P型金属氧化物半导体晶体管)，正Vt和负Vt的绝对值(也就是大Vt和小Vt)将被使用。.

图3(a)是说明运用在5T静态随机存取存储单元300的动态的BPS技术(请参照参考文件[2])，其中仅有在激活时期(active period)一第一反相器(由金属氧化物半导体晶体管Ml，Md组成)操作在一低电压VDD，以及一第二反相器(由金属氧化物半导体晶体管Mlb，Mdb组成)操作在升压电压VDH、–VSL。如图3(b)所示，在一时间T1，为了选择5T静态随机存取存储单元300，字符线WL上的电压从-δ变化至VWL。另外，在时间T1，电源线DHL上的电压从VDD上升至VDH，以及电源线SLL上的电压从VSS降至-VSL。如图3(b)所示，位线BL上的电压是由从5T静态随机存取存储单元300所读取的储存值决定，也就是说位线BL上的电压不是从被预充电的电压VDD/2上升至VDD就是下降至VSS。另外，在一时间T2，预充电电路(未绘示在FIG.3(a))被激活，所以位线BL上的电压再度回到VDD/2。

图4(a)是现有技术所公开的另一种低电压电路(请参照参考文件[1])，其中参考文件[1]应用一栅源极差分驱动(gate-source differentially-driven，GS-DD)技术至所述低电压电路。图4(b)是说明一种应用在电路(或逻辑)区块Z的电源开关。当电路区块Z是在一激活状态时，一P型金属氧化物半导体晶体管的电源开关开启(所述电源开关的X端为电压VDD以及所述电源开关的/X端为0V)，所以电压VDD可供应至电路区块Z。但当所述电源开关的X端为0V以及所述电源开关的/X端为电压VDD时，所述电源开关关闭，所以电压VDD不会供应至电路区块Z。图4(c)和图4(d)是分别说明交叉耦合的N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管。图5(a)-5(e)是现有技术所公开的具有GS-DD技术的电压转换器(请参照参考文件[1])，其中图5(a)具有0.3V差分输入至0.6V差分输出(0.3D-0.6D(1))，图5(b)具有0.3V差分输入至0.6V摆动差分输出(0.3D-0.6D(2))，图5(c)具有0.3V差分输入至0.3V差分输出(0.3D-0.3D)，图5(d)具有0.6V差分输入至0.9V摆动差分输出(0.6D-0.9D)，以及图5(e)具有0.9V单端输入至0.3V差分输出(0.9S-0.3D)。另外，图5(a)-5(e)是图4(c)和图4(d)所示的交叉耦合电路的应用。

尽管现有技术已公开上述具有BPS和GS-DD技术的电路，但上述具有BPS和GS-DD技术的电路是否可应用在系统级芯片上的逻辑电路仍不可知，所以具有BPS和GS-DD技术的更先进有效的电路的需求将会出现。即使应用BPS技术至5T静态随机存取存储单元，仍然有些问题必须被克服。首先，尽管所述5T静态随机存取存储单元和其外围电路有强烈操作在0.5V以下(例如0.3V)的需求，但VDD仍旧高于0.5V。特别的是，因为传统电路仍然足以进行0.5V的操作，所以尽管需要BPS，但仍然没有解决方案给所述些外围电路操作在0.5V以下。第二，给所述些外围电路的电源供应电压的数目太大，例如给所述些外围电路的电源供应电压为VDD＝0.5V，VDH＝0.7V，VSL＝-0.2V，0.25V(＝VDD/2)，以及1V。第三，其他出现的问题，例如5T静态随机存取存储单元和其外围电路之间的令人满意的电压关系，如何在施加VDH和VSL的情况下，确保5T静态随机存取存储单元和其外围电路操作在VDD的大范围内，以及如何平衡“1”和“0”的读取速度。另外，如何使用电压转换器以及如何确保低于0.5V感测的范围也必须考虑。

因此，本发明将公开应用在系统级芯片上的基本但实用的逻辑电路，其次是应用于0.5V以下的静态随机存取存储器和其他实施例。

发明内容

本发明的一实施例公开一种存储器。所述存储器包含多个存储单元和多个外围电路。所述多个存储单元中的每一存储单元包含两互相交叉耦合的反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器以及由一第一电源轨和一第二电源轨供电，所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差。所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个。

本发明的另一实施例公开一种低电压互补式金属氧化物半导体电路。所述低电压互补式金属氧化物半导体电路包含一输入端、一输出端、一转换电路、一接收器、一输出缓冲器和一升压电路。所述转换电路耦接于所述输入端以及用于产生两转换信号；所述接收器耦接于所述输入端和所述转换电路，其中所述接收器用于接收来自所述输入端的一输入信号。所述输出缓冲器耦接于所述输出端以及用于产生一输出信号至所述输出端。所述升压电路，耦接于所述输出缓冲器，所述接收器以及所述转换电路，其中所述升压电路是用于产生一升压信号。所述升压信号是传送至所述输出缓冲器内的金属氧化物半导体晶体管的栅极，以及所述升压信号的摆幅大于所述输出信号的摆幅。

本发明将第一电压和第二电压施加到静态随机存取存储器的多个静态随机存取存储单元中的每一静态随机存取存储单元的第一交叉耦合反相器，以及施加两升压电源电压到所述每一静态随机存取存储单元的第二交叉耦合反相器，其中所述第一电压与所述第二电压之间的第一电压差小于所述两升压电源电压之间的第二电压差。另外，所述静态随机存取存储器还将升压电压技术以及栅源极差分驱动技术的至少一个应用于多个周边电路。因此，本发明不仅可以允许系统级芯片和所述静态随机存储器内的基本逻辑电路操作在低电压，低功率和高速下，而且还可以减少所述静态随机存取存储器的必要电源电压的数量。

附图说明

图1(a)是说明反相器和图1(b)是说明6T静态随机存取存储单元的示意图。

图2(a)是说明具有升压电压的互补式金属氧化物半导体反相器和图2(b)是说明金属氧化物半导体晶体管符号的示意图。

图3(a)是说明运用在5T静态随机存取存储单元的动态的BPS技术和图3(b)是说明相关时序的示意图。

图4(a)是现有技术所公开的另一种低电压电路，图4(b)是说明一种应用在电路(或逻辑)区块Z的电源开关，以及图4(c)和图4(d)是分别说明交叉耦合的N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管的示意图。

图5(a)-5(e)是现有技术所公开的具有GS-DD技术的电压转换器的示意图。

图6(a)是说明具有大的输出电容且操作在低功耗和高速的电路和图6(b)是说明电压转换器的示意图。

图7(a)是说明一个作为驱动器或反向器的基本电路和图7(b)是说明相关时序的示意图。

图8(a)是说明另一个基本电路和图8(b)是说明相关时序的示意图。

图9(a)是说明预充电缓冲器和图9(b)是说明相关时序的示意图。

图10(a)是说明具有Z的地址缓冲器，图10(b)是说明代表地址缓冲器的电路符号，以及图10(c)是说明地址缓冲器的相关时序的示意图。

图11(a)是说明三输入非与门，图11(b)是说明代表三输入非与门的电路符号，以及图11(c)是说明三输入非与门的相关时序的示意图。

图12(a)是说明四输入非或门，图12(b)是说明代表四输入非或门的电路符号，以及图12(c)是说明四输入非或门的相关时序的示意图。

图13是说明延迟电路的示意图。

图14是说明有线或门的示意图。

图15是说明现有技术所公开的128-kb嵌入式静态随机存取存储器的示意图。

图16(a)是说明BL配置和图16(b)是说明8-kb子数组的示意图。

图17是说明应用如图9(a)所示的预充电缓冲器，如图10(a)所示的地址缓冲器，如图11(a)和图12(a)所示的地址译码器，以及位线驱动器的列相关电路的示意图。

图18是说明应用32-kb子阵列的电源驱动器和选择器的相关电路的示意图。

图19是说明位于位线的远端的伪字符线BL上的具有伪存储单元的传感放大器和主放大器的控制的示意图。

图20(a)是说明具有升压电压的传感放大器，图20(b)是说明传感放大器的常规布局，以及图20(c)是说明使电压反弹最小化的布局的概念的示意图。

图21是说明为了快速和低漏电传感而将GS-DD应用于金属氧化物半导体晶体管的主放大器的示意图。

图22是说明BL均衡器和预充电器的示意图。

图23是说明数据输入缓冲器和写入启用缓冲器的示意图。

图24(a)是说明5T静态随机存储单元存储“0”时，存储节点N1为0V和图24(b)是说明VSL和VDD的关系的示意图。

图25(a)是说明比较5T静态随机存储单元以及外围电路之间对升压电压的需求的示意图。

图26是说明电源驱动器和选择器的相关电路的示意图。

图27(a)和图27(b)是说明接收器和升压器的示意图。

图28是说明另一操作在0.6V的简单电路的示意图。

图29(a)是说明应用多个非与门解码器的地址译码器和图29(b)是说明具有连接SIV的共享节点的非或门的示意图。

图30是说明适用于较小静态随机存储单元的5T静态随机存储存储单元布局的示意图。

图31是说明分割成8分的4-kb子阵列的架构的示意图。

图32是说明子阵列和行控制的控制概念的示意图。

图33(a)是说明DHL驱动器和图33(b)是说明SLL驱动器的示意图。

图34是本发明所公开的另一5T静态随机存取存储单元的布局的示意图。

图35是说明分割成8分的4-kb子阵列的架构的示意图。

图36是说明一对BL和一对LIO的控制概念的示意图。

图37是说明DHL脉冲产生器和SLL脉冲产生器的示意图。

其中，附图标记说明如下：

300 5T静态随机存取存储单元

BF 缓冲器

BL 字符线

BST 升压器

Cout 输出电容

DHL、SLL 电源线

MC 存储单元

Ml、Md、Mlb、Mdb 金属氧化物半导体晶体管

N1、N2 内部节点

OUT 输出端

REC 接收器

SFT 转换器

T1、T2 时间

VDH、VDD、VSL、VSS、VWL、-δ、 电压

-VSL

WL 字符线

X、/X 端

Z 电路区块

具体实施方式

图6(a)是说明具有大的輸出電容Cout且操作在低功耗和高速的電路600，其中電路600具有BPS和GS-DD技術。如圖6(a)所示，電路600包含一接收器REC，一BPS-升壓器BST，以及一輸出緩衝器BF。接收器REC可包含一低-Vt(例如ZVT)電路以接收具有小電壓(0.3V)擺幅的輸入IN。BPS-升壓器BST可包含操作在升壓電壓(VDH和–VSL)的常規-Vt邏輯電路。輸出緩衝器BF包含一低-Vt(例如ZVT)反相器。如圖6(a)所示，轉換器SFT可控制接收器REC和BPS-升壓器BST的至少一個。值得注意的是如果VDH和–VSL的至少一個是同時應用在5T靜態随机存取存儲單元及其外圍電路，則應用在靜態随机存取存储器的電源供應電壓的數目可被降低，導致靜態随机存取存储器的成本可被降低以及設計可被簡化。電路600的應用概念如下所示：

(1)通過施加一小電壓VDD至輸出緩衝器BF以降低輸出電容Cout上的電壓擺幅，以及利用輸出緩衝器BF(包含低-Vt(例如ZVT)反相器)去抵銷小電壓VDD所造成的慢速，其中輸出電容Cout上的電壓擺幅是小於電路600的輸入電壓擺幅。因此，儘管電路600的輸出端OOUT上具有大的輸出電容Cout，但電路600仍可操作在低功耗和高速。

(2)因為BPS-升壓器BST必須驅動輸出緩衝器BF，所以為了更快速驅動輸出電容Cout，BPS-升壓器BST利用大的電壓擺幅(從VDH(＝0.6V)至–VSL(-0.3V))驅動輸出緩衝器BF，其中例如上述大的電壓擺幅是轉換器SFT(0.3D-0.9D)根據接收器REC所接收的0.3V差分輸入(其中0.3V在轉換器SFT的輸入端X以及0.3V在轉換器SFT的輸入端/X)的所產生。如圖6(b)所示，轉換器SFT是由電壓轉換器0.3D-0.6D(2)(如圖5(b)所示)以及0.3D-0.6D(1)(如圖5(a)所示)所串聯而成。如果節點電容Cg維持在小電容值，則起因於升壓電壓(BPS)的升壓能力(BST-power)只會小幅增加。當然，由於電路600包含具有BPS技術的輸出緩衝器BF和具有常規-Vt金屬氧化物半導体晶體管的BPS-升壓器BST，所以電路600具有小的漏電流。接下來，本發明將公開具有上述操作原理且適用於系統級芯片的關鍵電路。

圖7(a)是說明一個作為驅動器或反向器的基本電路700，其中基本電路700的特徵在於其所有輸出和輸入都操作在0.3V的電壓擺幅，然而內部節點(也就是N1和N2)卻是操作在0.6V-0.9V的電壓擺幅。接收器REC是由用以激活Z的第一GS-DD開關(N型金屬氧化物半導体晶體管Mn)以及操作在0.6V且具有常規-Vt的P型金屬氧化物半導体晶體管Mp所組成，其中Z是一電路(或邏輯)區塊，P和P’是預充電脈衝(或預充電時脈)，以及X為一輸入至Z的輸入脈衝。升壓器BST由操作在升壓電壓(0.6V和-0.3V)的常規-Vt反相器IV，以及用以對內部節點N2預充電的第二GS-DD開關(N型金屬氧化物半導体晶體管Mnp)所組成。緩衝器BF是由用以轉換來自內部節點N2的0.9V擺幅的單端脈衝成為0.3V的差分輸出X0和/X0的轉換器SFT(0.9S-0.3D)所構成。應所述被注意的是反相器IV可加速由內部節點N1，反相器IV，內部節點N2和P型金屬氧化物半導体晶體管Mp所構成的回授迴圈，而不會有漏電流。如圖7(b)所示，在開始時(也就是具有0.3V預充電脈衝的时间T1)，N型金屬氧化物半導体晶體管Mn因為GS-DD而關閉，以及P型金屬氧化物半導体晶體管Mp因為內部節點N2被預充電至一低電平(也就是-0.3V)而開啟，其中內部節點N2是通過N型金屬氧化物半導体晶體管Mnp和另一套脈衝P’、/P’而被預充電，且另一套脈衝P’、/P’是由第一轉換器SFT1(0.3D-0.3D)所產生(如圖7(a)所示)。

因此，因為通過N型金屬氧化物半導体晶體管Mnp在內部節點N2形成的小電壓擺幅(-0.3V)可使P型金屬氧化物半導体晶體管Mp和反相器IV開啟，所以如果輸入脈衝X是0V以及Z是關閉時，則內部節點N1可以很快地上升至0.6V。最後，因為所述回授迴圈的存在，所以內部節點N2和N1可以分別很快地至-0.3V和0.6V。當时间T2開始並伴隨著預充電脈衝P降至0V時，时间T2也因為有所述回授迴圈的幫助而可很快地執行。在时间T2中，通過開啟N型金屬氧化物半導体晶體管Mn而開始對Z供電。如果Z仍然關閉，則差分輸出X0和/X0維持初始值(如圖7(b)所示)。如果Z開啟，則差分輸出X0和/X0可分別很快地切換至0V和0.3V(如圖7(b)所示)。在Z開啟的情況中，剛開始由於P型金屬氧化物半導体晶體管Mp、Z和N型金屬氧化物半導体晶體管Mn的比值操作(ratio operation)，所以一小電壓擺幅形成在內部節點N1，然後所述小電壓擺幅被反相器IV放大。在內部節點N2上的正向電壓會使P型金屬氧化物半導体晶體管Mp關閉，所以在內部節點N1上的初始電壓擺幅會隨著較大的比值操作而變大。最終，內部節點N1和N2可分別很快地至0V和0.6V，導致差分輸出X0和/X0分別至0V和0.3V。另外，如圖7(a)所示，在时间T1期間差分輸出X0和/X0分別被固定在0.3V和0V。

圖8(a)是說明另一個基本電路800。如圖8(a)、8(b)所示，在时间T1期間，差分輸出X0和/X0都會被受一第二轉換器SFT2(0.6D-0.9D)所控制的一P型金屬氧化物半導体晶體管Mlp和一N型金屬氧化物半導体晶體管Mln栓鎖至0V。如圖7(a)和圖8(a)所示，基本電路700、800可基於Z提供不同的電路實施配置。事實上，Z可以是一邏輯電路區塊或是一金屬氧化物半導体晶體管。但在本發明的另一實施例中，內部節點N1直接電連接至N型金屬氧化物半導体晶體管Mn，也就是說沒有Z。另外，圖8(b)是說明基本電路800的相關時序。

圖9(a)是說明一預充電緩衝器900，其中預充電緩衝器900和基本電路700的差別在於預充電緩衝器900沒有Z。如圖9(a)所示，預充電緩衝器900可將一輸入脈衝P轉化成一對輸出差分脈衝P0和/P0，其中輸出差分脈衝P0和/P0可使緩衝器BF具有強大的驅動能力。另外，圖9(b)是說明一代表預充電緩衝器900的電路符號，以及圖9(c)是說明預充電緩衝器900的相關時序。

圖10(a)是說明一具有Z的位址緩衝器1000，其中Z包含一N型金屬氧化物半導体晶體管Mi。如圖10(a)所示，僅有當一輸入X是邏輯高電平(＝0.3V)時，差分輸出X0和/X0才會改變至相反狀態。另外，圖10(b)是說明一代表位址緩衝器1000的電路符號，以及圖10(c)是說明位址緩衝器1000的相關時序。

圖11(a)是說明一三輸入非與門1100。當一預充電脈衝P轉變至低電平時，一內部節點N1(已被一預充電脈衝P’和一P型金屬氧化物半導体晶體管Mp預充電至0.6V)將根據輸入信號X0-X2而被放電或還是維持0.6V，其中僅有當輸入信號X0-X2都是邏輯高電平時，內部節點N1才會被放電。另外，圖11(b)是說明一代表非與門1100的電路符號，以及圖11(c)是說明非與門1100的相關時序。

圖12(a)是說明一四輸入非或門1200，其中非或門1200是由四個並聯的N型金屬氧化物半導体晶體管所組成。如圖12(a)所示，當輸入信號X0-X3的至少一是邏輯高電平時，一輸出端N2被充電。另外，另外，圖12(b)是說明一代表非或門1200的電路符號，以及圖12(c)是說明非或門1200的相關時序。如圖11(a)和圖12(a)所示，因為非與門1100是由多個堆疊金屬氧化物半導体晶體管所組成，所以非或門1200的操作速度很明顯地遠操過非與門1100的操作速度，特別是在低電壓的狀況下更是如此。因此，在一些狀況下，非與門(通常由4個堆疊金屬氧化物半導体晶體管所組成)應用在高速靜態随机存取存储器的位址解碼器將受到強烈地限制。

圖13是說明一延遲電路1300，其中一反相器鏈1302被設置在一升壓器BST和一緩衝器BF之間，反相器鏈1302是一n級無漏電流且操作在升壓電壓的常規-Vt反相器鏈。圖14是說明一有線(wired)或門，其中在非必要期間一輸入X會通過一隔離脈衝P和一輸出/X隔離。

另外，所有上述電路都可應用於系統級芯片內的控制邏輯區塊和記憶單元陣列。

雖然參考文件[2]所公開的具有28納米(28-nm)全空乏矽晶絕緣體的5T靜態随机存取存储器是適用於0.5V操作，但當電壓VDD低於0.5V(例如0.3V)時，外圍電路的可靠和快速的操作將變得不可能。例如5T靜態随机存取存储器的固有電路(如讀出放大器)還必須在低電壓操作方面進行研究。即使在5T靜態随机存取存储器的存儲單元陣列中，儘管在現有的靜態随机存取存储器中使用了相同的5T靜態随机存取存储單元，但對於0.5V以下的操作還是需要額外的發明。

以下首先會介紹5T靜態随机存取存储器陣列。其次，舉例說明上述電路應用在外圍電路，且提出適用於低電壓操作的傳感放大器的佈局。第三，調查所需電源的數量，並提出適當的電壓設置以減少所需電源的數量。第四，提出5T靜態随机存取存储單元與外圍電路之間升壓電壓的良好關係，以擴大5T靜態随机存取存储器的電壓操作範圍。第五，討論兩個本發明所公開的靜態随机存取存储單元和相關的靜態随机存取存储單元陣列。

(1)靜態随机存取存储器陣列架構

圖15是說明參考文件[2]所公開的一128-kb嵌入式靜態随机存取存储器，每個32-kb陣列是由四個8-kb子陣列組成，以及升壓電壓(BPS)是應用在靜態随机存取存储單元，其中X表示列解碼器/驅動器，Y表示行解碼器/驅動器，以及D表示數據輸入/輸出電路。

圖16是說明BL配置和8-kb子陣列。每一對字元線(BLs)(例如BL0和/BL0)被佈置如圖16(a)所示，並且被分成八個分區(如圖16(b))。由於每行YL作為行選擇線(請參照參考文獻[2]))，所以在每個分區面積都沒有實質上增加。這裡，每對子陣列(例如PMA0)具有功率驅動器(PD0)和選擇器(SL00)以選擇性地並因此為了低有功功率的單元而在BL方向上部分地升高電源線DHL和SLL(未繪示於圖16(a)，16(b))。這可通過在選定的YL和所選PD的重合處激活SL來完成的。另外，如圖16(a)，16(b)所示，MC表示存儲單元，LIOx表示輸入/輸出線，金屬氧化物半導体晶體管My1，My0，Myb1，Myb0為開關，HVP，SA表示預充電/傳感放大器電路，PMAx表示存儲器子陣列，YL0表示行線，SWx表示開關，GIO表示全域輸入/輸出線，RWC(MA)表示讀寫電路，X DEC&DRV表示列解碼器/驅動器，以及Y DEC&DRV表示行解碼器/驅動器。

雖然圖16(a)，16(b)所示的陣列配置是相似於參考文件[2]，但電源電壓完全不同。對參考文件[2]而言，傳統電路必須操作在如前述所述的VDD(＝0.5V)。例如應用於本發明的電源電壓是VDD＝0.3V，VDH＝0.6V，以及VSL＝-0.3V，分別不同於應用在參考文件[2]所公開的0.5V靜態随机存取存储器的VDD(0.5V)，VDH(0.7V)，以及VSL(-0.2V)。另外，VDD是一外部電壓，但VDH和VSL是由0.5V靜態随机存取存储器的內部所產生。另外，升壓電壓(boosted power supplies，BPS)以及柵源極差分驅動(GS-DD)都被應用至外圍電路的說明如下。在這裡參考文件[3]所公開的應用於動態随机存取存储器的電壓轉換器可完全應用於靜態随机存取存储器。

(2)外圍電路

應用BPS和GS-DD技術的最有效率的電路區塊是BL相關電路。事實上，BL相關電路的功率通常是最大的，因為在128-kb陣列中多達256對BL(如圖15所示)，每對BL有一由0.15V電壓擺幅充電或放電的巨大的電容。然而，幸運的是，儘管有0.5V的VDD，但現有技術(請參照參考文件[2])的動態BPS5T靜態随机存取存儲單元已經解決了電源問題。其他有效率的電路是預充電緩衝器，地址緩衝器，以及DHL和SLL緩衝器，因為它們具有相對長的導線，以及必須驅動大的負載電容和許多導線的至少一。顯然，基於圖6所示概念的上述電路可適用於這些外圍電路。

圖17是說明應用如圖9(a)所示的預充電緩衝器(PC-B)1702，如圖10(a)所示的位址緩衝器AB0(L)-AB7(L)，如圖11(a)和圖12(a)所示的位址解碼器(列-非與門-解碼器(row-NAND-decoders))DEC0-DEC255，以及位元線驅動器WD0-WD255的列相關電路。首先，0.3V外部差分預充電脈衝Pe和/Pe(對應圖9所示的差分脈衝P和/P)通過預充電緩衝器1702被起電為0.3V內部差分預充電脈衝P0和/P0，所以大負載電容可被快速地驅動。在預充電之後，外部位址輸入A0-A7通過位址緩衝器AB0-AB7和預充電脈衝P0和/P0而生效。然後內部(0.3V)位址，a0和/a0，…，以及a7和/a7被啟用。內部位址a0和/a0，…，以及a7和/a7可通過位址解碼器DEC0-DEC255解碼，以及當一具有所有輸入都為0.3V的位址解碼器被選擇，然後依對應的位元線(例如位元線WL0)被激活以驅動耦接於位元線WL0的5T靜態随机存取存儲單元從一低電平(-0.3V)至一高電平(0.6V)。如果所述低電平和所述高電平等於應用於5T靜態随机存取存儲單元的升壓電壓，則所需的电源电压数量將會减少。如圖17所示，雖然AB(L)(位址緩衝器AB0(L)-AB7(L))實際上包含了前解碼器和主解碼器，但因為並非本發明的主要技術特徵，所以被簡化。另外，因為每一AB(L)是利用如圖8(a)所示的基本電路800，所以內部位址和預充電脈衝P0和/P0之間並不需要定時對齊。上述电路配置也适用于行线YL驱动器，BL均衡器，以及预充电器(如圖22所示)。

圖18是說明應用如圖15所示的32-kb子阵列的電源驅動器PD和選擇器SL的相關電路。如圖18所示，被選擇的電源驅動器PD(例如PD0)內的非與門解碼器DEC0輸出一0.3V電壓擺幅的脈衝，導致輸出BSL0上具有一0至-0.3V脈衝，以及輸出BDH0具有一0.3V至0.6V脈衝。當每一SL區塊內的多條行選擇線(YL)的一條行選擇線(例如YL0，YL16，YL32，以及YL48)被選擇時，相關的電源線DHL從0.3V驅動至0.6V以及相關的電源線SLL從0V驅動至-0.3V，然而未被選擇的電源線DHLs和SLLs仍然分別維持在0.3V和0V。

图19是說明位于位元線WL的远端的伪字元線BL(DBL和/DBL)上的具有伪存儲单元(DC)的傳感放大器(SA)和主放大器(MAs)的控制。例如，当位元线WL0被激活时，已将预充电至0V的DBL上的DC充电至0.3V，然后激活SPL0和SNL0以激活沿着WL0的所有SA。同时，YE0被激活，所以在GI/O上的读取信号被输入后，主放大器(MAs)由ME和/ME激活。因此，YE可用于GI/O上的读取信号和ME激活的定時對齊。另外，如图19所示，SPL和SNL代表电源轨道線，以及SAD表示傳感放大器驱动器。

图20(a)是說明具有升壓電壓(BPS)的傳感放大器SA。在开发了约100mV的小差分读信号之后，通过施加0.9V大摆幅脉冲来供电SAL和SPL将SA激活以放大小差分读信号到0.3V。由于初始BL电压为150mV，所以傳感本身很慢，所以要求耦接於升壓電壓(BPS)的金属氧化物半导体晶体管Mn和Mp要有大的摆幅和低-Vt。对于稳定和低功率傳感，交叉耦合金属氧化物半导体晶体管Mp1，Mp2，Mn1，Mn2的中等Vt是令人滿意的。例如，在“1”读数的差分信号电压利用/BL电压(V/BL)＝VDD/2+vs和BL电压(VBL)＝VDD/2的方式到300mV。为了使SA继续開啟Mn2以及关闭Mn1(也就是避免/BL不必要的放电)，对于Mn2导通，V/BL＝VDD/2+vs>Vt(Mn2)以及VBL＝VDD/2<Vt(Mn1)必须满足。如果在VDD＝0.3V时Vt(Mn1)＝Vt(Mn2)＝0.2V(也就是中等Vt)，则必須通過vs>50mV满足前述条件，这意味着在vs发展到50mV之后，SPL和SNL必须激活SA。然而，如果在BL完全充电到0.3V或放电到0V后，SA才被激活，则Mn1和Mn2可以具有常規-Vt(例如RVT)。在这种情况下，由于需要等待时间，速度较慢。然而，这并不需要这样的中等Vt。

即使BPS解决了其他周边电路的慢速问题，来自佈局的固有的慢速傳感速度最终還是阻礙了整个静态存储存储器的速度。在常规佈局(图20(b))中，许多(例如256個)SA通常使用一组运行在WL(水平)方向的VDD和VSS電源线。因此，當SA同时被激活時，每个电源线都會有电压反弹Δv。因此，由于积累了傳感电流，所以VDD和VSS的电源线上出现电压反弹Δv，進而阻止了高速傳感。图20(c)是說明使電壓反弹最小化的佈局的概念。原则上，每个SA的VDD电源线和VSS电源线分别连接到沿BL方向运行的存儲单元(MC)的VDD电源线和VSS电源线。实际上，当考虑到实际的存儲单元佈局时，對應上述概念的连接有点复杂(如图20(c)所示)。图20(c)將使得電壓反弹Δv最小化且没有电流的累积，从而实现快速傳感。当然，只有SA的VDD電源线连接到存储单元的单元的VDD電源线，其來自存储单元佈局(见图30和34)。

图21是說明為了快速和低漏電傳感而将GS-DD应用于金属氧化物半导体晶体管MpM和MnM的主放大器MA(图19)。在已经被预充电到VDD/2的一对GI/O上开发读取信号之后，ME和/ME可被激活。交叉耦合金属氧化物半导体晶体管的Vts是中等的，如前所述的SA。这里，MA被设计为在写入期间以及金属氧化物半导体晶体管MpM和MnM關閉期間關閉(参见图19)。

图22是說明BL均衡器和预充电器(EQ)。属于所选子阵列的僅有一个0.9V预充电脉冲PBL通过双输入非與門解碼器和驱动器被激活用于低功率，如同字元驱动器中一样。值得注意的是在选择的WL关闭后，预充电脉冲PBL必须打开以进行稳定操作。否则因为预充电到VDD/2的BL电压被写入存储单元而可能发生故障。

圖23是說明数据输入(Di)缓冲器(DIB)和写入啟用(WE)缓冲器(WEB)，它们都由BPS基本电路组成。如圖23所示，一个0.3V差分写入数据输入到GI/O对。

(3)给定VDD的必要电源数量

為了5T静态随机存储器更为实用，必要的电源电压数量必须降低到可接受的水平。对于允许容差为±10％的给定VDD，可以为周边电路使用专门针对存儲單元的VDH和VSL，从而将必要数量保持在相同状态，使静态随机存储器设计更简单。值得注意的是在公開VDD＝0.5V的现有技术中，所述数字无意识地被决定为总共为5。例如VDD＝0.5V，-0.2V，1V，VDD＝0.5V，VDH＝0.7V，VSL＝-0.2V，Vref(＝VDD/2＝0.25V)为静态随机存储单元。注意，分别使用-0.2V(图3中的-δ)和1V用于WL脉冲的关闭电平和開啟电平，并且对于其他常规周边电路使用0.5V。然而，对于VDD＝0.3V而言，如果BPS和GS-DD技术适用于周边电路，而不注意数量，则数量进一步增加是不切实际的。然而幸运的是，即使在这种情况下，数量仍然保持如下。

根据具有28納米(28-nm)元件的5T静态随机存储单元的餘度分析，证明在VDD＝0.3V时，-VSL＝0.3V和VDH＝0.6V的组合是适合的。显然，如前所述，这种提高的供电电压也适用于使用BPS和GS-DD技术的周边电路。然而，上述组合使得5T静态随机存储单元的“1”和“0”的读取速度不平衡。因为讀取“1”是由本來就较慢的P型金属氧化物半导体晶体管M1(图3)所完成，所以“1”读取总是慢于“0”读取。因此，尽管T静态随机存储单元的存储容量有所增加，但对于整体均衡速度较高的速度，晶体管M1的通道宽度W(M1)必须大于晶体管Md的通道宽度W(Md)。或者是VSL必须比(VDH-VDD)更大，导致在VDD＝0.3V时，-VSL＝-0.35V和VDH＝0.6V。这样一个更大的VSL是有利於周边电路操作在低電壓，因为在给定的速度的情況下，更負的VSL允许在互补式金属氧化物半导体晶体管反相器中的P型金屬氧化物半導体晶體管使用较小的通道宽度W。

(4)适用于较宽范围VDD的必要电源数量

如果在宽范围的VDD(例如0.3V至0.9V)下必须确保成功的操作，則升压电源电压的常见用法就有困难。上述困难来自于5T静态随机存储单元和周边电路的不同要求。的確BPS技術对于周边电路和5T静态随机存储单元的高速和低漏电流来说是不可或缺的。但即使如此，对于5T静态随机存储单元而言，BPS技術在读取操作期间倾向于破坏存储的数据，所以要求确保无破坏性读出(non-destructive read-out，NDRO)以避免破坏性读出(destructive read-out，DRO)。然而周边电路卻没有这样的需要，细节如下。

图24(a)是說明5T静态随机存储单元存储“0”時，存储节点N1为0V的示意圖。当VDD/2(＝BL预充电电压)的BL电压(VBL)超过Mdb的有效閥值电压Vteff(Mdb)时，DRO发生，其中Vr為晶體管Ma-Md的比率电压。这里，Vteff(Mdb)＝Vt(Mdb)-VSL，其中Vt(Mdb)是晶體管Mdb的实际Vt。由于Vr通常设定约为VBL(VDD/2)的80％，所以DRO条件可由式(1)決定：

图24(b)是說明在Vt(Mdb)＝0.5V時，VSL和VDD的關係。例如，在VDD＝0.3V时，如果-VSL比作为DRO和NDRO的边界的-0.38V更浅時，NDRO被確保，然而在VDD＝0.9V時，如果-VSL比作为DRO和NDRO的边界的0.14V更浅時，NDRO才會被確保。因此，为了避免DRO，5T静态随机存储单元的VDH和VSL必须随着VDD的增加而降低。也就是说，5T静态随机存储单元的VDH和VSL必须通过降低VDD得到更大的提升。实际上，为了确保每个VDD的NDRO具有足够的餘量，正常的VSL被设定为小于上述边界。例如在VDD＝0.3V时为约0.3V。“1”读取也是如此。另外，VDH-VDD也随着VDD的增加而减小，如图25(a)所示。在图25(a)中，VDHM和VSLM分别表示5T静态随机存储单元的VDH和VSL，以及VDHP和VSLP分别表示周边电路的VDH和VSL。

然而如图25(b)所示，对于BPS周邊(逻辑)电路，情况又是不同的。如图25(b)所示，VDH-VDD和VSS-VSL的差值必须是恒定的常規Vt(也就是RVT)，且与VDD无关。这是因为如果上述差值随着VDD的增加而减小，則BPS周边电路中P型金属氧化物半导体晶体管和N型金属氧化物半导体晶体管的漏电流將會随着VDD的增加而增加。无论如何，在VDD从0.3V到0.9V的范围中，周边电路的VDH和VSL特性必须与5T静态随机存储单元的VDH和VSL特性不同。在这种情况下，需要两组升压电源，一个用于5T静态随机存储单元(也就是VDHM和VSLM)，以及另一组用于周边电路(也就是VDHP和VSLP)。这里，VDHM和VSLM示出了如图25(a)所示的特性，但如图25(b)所示，VDHP和VSLP分別与VDD和VSS的差值是常數(也就是RVT)。它们被应用于图26中的BDH0和BSL0驱动器的所选择的DHL和SLL。在图26中，为了简单说明起見，假設VDHM＝VDHP＝0.6V，以及VSLM＝VSLP＝0.3V。

显然，較宽的餘量设计尤其是對於静态随机存储单元而言至关重要，且要特别注意芯片上电压转换器的设计。实际上，转换器可通过检测VDD來改變VDHM和VSLM。另外，如式(1)所示，为了应对对Vt和温度变化敏感的DRO餘量，根据变化来改变VDHM和VSLM也是至关重要的，所以由VDD產生提升电压也是不可缺少的，其中上述條件都是为动态随机存取存储器(DRAM)而建立的(请参照参考文件[3])。

4.其他优选实施例

(1)基本电路

接下來要介紹不同於图7所示的接收器和升压器的其他實施例。图27(a)是說明尽管需要0.9V摆动预充电脉冲/P，但在節點N 2没有预充电金属氧化物半导体晶体管的更简单的电路。图27(b)是說明利用N型金属氧化物半导体晶体管Mis將操作在0.3V的節點N1和操作在0.6V的節點N 2隔离的电路，所以图27(b)所示的電路可允许節點N1更快地放电以適合更快速地操作。另外，图28是說明另一仅操作在0.6V的简单电路。

如图29(a)所示，如果多个非與門解码器使用GS-DD技術通过节点固定静态反相器SIV来控制，则非与门解码器區塊可以更小。由于本发明的SIV，具有大电容的共用节点N在预充电期间总是固定为VDD，而在激活期间总是固定为0V。如果图7所示的GS-DD金属氧化物半导体晶体管Mn被使用，則节点N在预充电期间將有浮動电压(floating volatge)，造成某些情况下會不稳定。值得注意的是，SIV不仅可以固定节点電壓以进行更稳定的操作，且即使采用0.3V脉冲，所述固定节点電壓也不会造成漏电流。这是因为反相器的两端总是处于相同的电压。另外，SIV甚至可操作在0.3V以下。如上所述，图29(b)是說明具有连接SIV的共用节点N的非或門，其中共用节点N固定为VDD或0V而不會有漏电流。

(2)其他5T靜態随机存取存儲單元和相關電路

目前已经基于图3中的5T静态随机存储单元详细讨论了BPS和GS-DD技术的应用。原则上，它们甚至可适用于其他5T静态随机存储单元和阵列。图30是說明适用于较小静态随机存储单元的5T静态随机存储存储单元佈局。用金属3佈局的VSS线和SLL垂直于用金属2佈局的VDD线和DHL。金属1用于局部互连。图3中的行线(YL)被移除以减小静态随机存储单元的尺寸。相反，DHL必须執行如图3中YL所做的行选择工作。然而，为了做到这一点，图31中分割成8分的4-kb子阵列必须特别注意控制每一行的行开關。在图31的架构中，每对子阵列(PMA)具有电平转换器區块LCVB和子阵列选择器ASL。每对位元線(BL和/BL)在LCVB中具有其自己的电平转换器LCV(如图32所示)。所述LCV将DHL脉冲(從VDD轉變至VDHM)转换为较大的电压摆幅脉冲以控制作為行开关的金屬氧化物半導體晶體管My和Myb以及连接本地I/O(LIO)。更详细的操作如下。

在预充电期间，预充电脉冲PBL将所有BL，所有本地IO和所有全域IO预充电至VDD/2。在激活期间，通过驱动器(参见图33)来选择和激活與升压DHL和升压SLL對應的存储单元(例如图31所示的存储单元(MC00))。对于读取操作而言，在每对BL上形成的读取信号由每对BL上的SA(請參照图20和32)放大。然后，通过激活AS0并升压DHL0，将所选择的BL(也就是BL0和/BL0)上的放大信号输出到本地IO(LIO和/LIO)，其中所选择的DHL0从VDD(0.3V)变为高电平VDHM(0.6V)，以及所选择的AS0从高电平VDHP(0.6V)变为VDD(0.3V)。因此选择P型金属氧化物半导体晶体管Mxy0导通，然后N型金属氧化物半导体晶体管My和Myb將因為栅极(NG)从-0.3V的预充电电平改变为VDHM(0.6V)而导通(如图32所示)。显然，未选择的LCV仍然關閉而與LIO隔离(因为它们的Mxys由于DHL的VDH＝VDD而关闭)。应该注意的是，给定为VDHM-VDD-Vt(Mxy0)的选择的Mxy0的柵极过驱动(GOD)通常很小。例如，在VDHM＝0.6V，VDD＝0.3V，以及Vt(Mxy0)＝0.3V(＝周边电路的RVT)时，它小至0V。此時意味着將NG充电至VDHM几乎不可能或极慢，且將NG充电至VDHM的速度对Mxy0的Vt变化很敏感。以下是补救办法，这使得GOD总共增加到150-200mV。

(1)将VDHM-VDD设定为最大可能值。事实上，當DRO保持在相同状态時，可以通过增加存储单元中的Vt(Mlb)將VDHM-VDD增大50-100mV。

(2)将Vt(Mxy0)设置为尽可能低的值。然而，过低的Vt(Mxy0)卻是危险的，因为非选择LCV內的DHL和AS0都具有VDD將使得Mxy0弱開啟，并且将NG处的浮動预充电电压从-0.3V增加，導致非选择的LCV到LIO的連結發生問題。但即使如此，Vt(Mxy0)還可以设定为小于100mV，所以考虑到浮动电压下的NG，Vt(Mxy0)將被設定為0.2V。虽然由于Vt(Mxy0)的降低，導致NG被提高了100mV，但是如果每个未选择的LCV中的My和Myb的Vts增加了100mV，则每个未选择的LCV中的My和Myb可被确保为关闭。因此，如上所述，因为VDHM可以增加几乎相同的量，所以My和Myb的GOD可保持足够高。

(3)将Mxy0设計为尽可能大的尺寸以使其具有小Vt变化量。

图33是說明由行驱动器(也就是YDEC&DRV)选择性激活的DHL驱动器，以及通過位元線WL從列驱动器(也就是XDEC&DRV)选择性激活的SLL驱动器，其中YDEC&DRV与XDEC&DRV几乎具有相同的电路配置(参见图17)。其他周边电路与應用於图3所示的5T静态随机存储单元的周边电路几乎相同。

图34是本发明所公开的另一5T静态随机存取存储单元的佈局，其中一行线YL被添加到图30中的存儲单元。如图35、36所示，尽管存储单元的尺寸增加，但是由于省去了每行的LCV，所以行选择要简单得多。显然，在升压的DHL和升压SLL的重合处仅选择一个存储单元。虽然在BL方向上所有金属氧化物半導体晶体管(My和Myb)的行开关都被激活，但阵列激活功率并没有显着增加。这是因为激活一个WL(也就是WL0)只會激活了一个子阵列，并且通过开啟相应的My和Myb和列開關(也就是SW0)与相应的LIO和GIO进行溝通。另一方面，其他未选择的子阵列保持不動作，也就是說其他未选择的子阵列的BL和LIO都保持在与GLO隔离的预充电电平(也就是VDD/2)。当然，如果金属4可用于YL，则存储单元的面積不會增加。

另外，图37是說明由行驱动器(也就是YDEC&DRV)选择性激活的DHL脈衝產生器，以及通過位元線WL從列驱动器(也就是XDEC&DRV)选择性激活的SLL脈衝產生器，其中YDEC&DRV与XDEC&DRV几乎具有相同的电路配置(参见图17)。

綜上所述，本發明将第一电压和第二电压施加到静态随机存取存储器的多个静态随机存取存储单元中的每一静态随机存取存储单元的第一交叉耦合反相器，以及施加兩升压的电源电压到所述每一静态随机存取存储单元的第二交叉耦合反相器，其中所述第一电压与所述第二电压之间的第一电压差小于所述兩升压电源电压之间的第二电压差。另外，所述静态随机存取存储器还将升壓電壓技術以及柵源極差分驅動技術的至少一個应用于多个周边电路。因此，本发明不仅可以允许系統級芯片和静态随机存储器內的基本逻辑电路操作在低电压，低功率和高速下，而且还可以减少静态随机存取存储器的必要电源电压的数量。

參考文件：

[1]K.Itoh，“0.5V High-Speed Circuit Designs for Nanoscale SoCs-Challenges and Solutions-,”ISIC2011，Singapore，Dec.2011.

[2]Khaja Ahmad Shaik，K.Itoh，and Amara“0.5V 350-ps 28-nm FD-SOISRAMArray with Dynamic Power-Supply 5T Cell,”IEEE S3S，Oct.2015.

[3]K.Itoh，VLSI Memory Chip Design，Springer，2001.

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种存储器，包含：

多个存储单元，其中所述多个存储单元中的每一存储单元包含两互相交叉耦合的反相器，所述两反相器的第一反相器电连接一位线和所述两反相器的第二反相器以及由一第一电源轨和一第二电源轨供电，所述第二反相器由一第三电源轨和一第四电源轨供电，其中一第一电压差施加跨在所述第一电源轨和所述第二电源轨之间，一第二电压差施加跨在所述第三电源轨和所述第四电源轨之间，以及所述第一电压差小于所述第二电压差；及

其特征在于还包含：

多个外围电路，其中所述多个外围电路使用对应多个升压电压和栅源极差分驱动的技术的至少一个。

2.如权利要求1所述的存储器，其特征在于：所述多个外围电路中的驱动器操作在至少二電壓，所述驅動器的負載電容大于所述驅動器的輸入電容，以及所述負載電容上的電壓擺幅小於所述驅動器的输入電壓擺幅。

3.如权利要求2所述的存储器，其特征在于：所述驅動器包含用于接收第一电压的接收器，操作在第二电压的升壓器，以及驱动所述負載電容在第三电压的緩衝器，其中所述第一电压和所述第三电压低于所述第二电压。

4.如权利要求1所述的存储器，其特征在于：所述多个外围电路中的每一位址緩衝器包含多个地址输入非或门和用于激活所述每一位址緩衝器的控制電路。

5.如权利要求1所述的存储器，其特征在于：所述第一电源轨被应用于所述多个外围电路，且所述第一电源轨上的电压值是0.5V或更低。

6.如权利要求1所述的存储器，其特征在于：所述多个升压电压是由芯片上的多个電壓轉換器所产生。

7.如权利要求1所述的存储器，其特征在于：施加在所述第二電源軌上的第三電壓和施加在所述第一電源軌上的第一電壓之间的差值会随着所述第一電壓的增加而减少。

8.如权利要求1所述的存储器，其特征在于：施加在所述多个存储单元中的升压电压和第一电压之间的差值随着施加在所述多个存储单元中的第一电压的增加而小於施加在所述多个外围电路中的升压电压和第一电压之间的差值。

9.如权利要求1所述的存储器，其特征在于：所述多个升压电压中的一第三电压大于所述第一电压差中的一第一电压，以及所述多个升压电压中的一第四电压小于所述第一电压差中的一第二电压。

10.如权利要求1所述的存储器，其特征在于：所述第一反相器包含第一晶体管和第二晶体管，其中所述第一晶体管通过所述第一电源轨和所述第二电源轨之间的主要导电节点串联耦接所述第二晶体管；所述第二反相器包含第三晶体管和第四晶体管，其中所述第三晶体管通过所述第三电源轨和所述第四电源轨之间的主要导电节点串联耦接所述第四晶体管；以所述第三晶体管的阈值电压是大于所述第一晶体管的阈值电压。

11.如权利要求1所述的存储器，其特征在于：在所述每一存储单元的读取模式中，一对应字符线被激活以选取所述每一存储单元，跨在所述第三电源轨和所述第四电源轨之间的电压差从所述第一电压差上升至所述第二电压差，以及一对应位在线的电压根据所述每一存储单元内的储存值从所述第一电压差中的第一电压上升至预充电电压或从所述预充电电压下降至所述第一电压差的第二电压。

12.如权利要求11所述的存储器，其特征在于：在所述每一存储单元的读取模式后，所述存储器内的预充电电路被激活以使所述对应位在线的电压回到所述预充电电压。

13.如权利要求1所述的存储器，其特征在于：所述多个升压电压是同时施加在所述多个外围电路和所述多个存儲單元。

14.如权利要求1所述的存储器，其特征在于：在预充电时段，施加在所述多个外围电路中的部份外围电路内的接收器的第一预充电脉冲被激活，以及施加在所述部份外围电路内的升压器的第二预充电脉冲被失活。

15.如权利要求14所述的存储器，其特征在于：在激活时段，所述第一预充电脉冲被失活，以及所述第二预充电脉冲被激活。

16.如权利要求14所述的存储器，其特征在于：所述第一预充电脉冲和所述第二预充电脉冲有预定电压摆幅，以及所述预定电压摆幅小于0.5V。

17.一种低电压互补式金属氧化物半导体电路，包含：

一输入端和一输出端；

一转换电路，耦接于所述输入端以及用于产生两转换信号；

一接收器，耦接于所述输入端和所述转换电路，其中所述接收器用于接收来自所述输入端的一输入信号；

一输出缓冲器，耦接于所述输出端以及用于产生一输出信号至所述输出端；及

一升压电路，耦接于所述输出缓冲器，所述接收器以及所述转换电路，其中所述升压电路是用于产生一升压信号；

其中所述升压信号是传送至所述输出缓冲器内的金属氧化物半导体晶体管的栅极，以及所述升压信号的摆幅大于所述输出信号的摆幅。

18.如权利要求17所述的低电压互补式金属氧化物半导体电路，其特征在于：所述输出缓冲器内的金属氧化物半导体晶体管的阈值电压小于所述升压电路内的金属氧化物半导体晶体管的阈值电压。

19.如权利要求17所述的低电压互补式金属氧化物半导体电路，其特征在于：所述接收器是一栅源极差分驱动电路，所述两转换信号中的最大电压值大于供电给所述输出缓冲器的电源信号的电压值，其中所述两转换信号是用于供电给所述升压电路。