CN101656102B - 半导体存储装置及其驱动方法 - Google Patents

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Abstract

公开了一种半导体存储装置及其驱动方法。所述半导体存储装置包括：多条字线；和驱动器，配置成当所述多条字线中的字线由激活命令所激活时，在激活的字线被驱动至高电压电平的时间段期间利用不同的字线驱动电压电平来驱动与激活的字线相邻的至少一条未激活的字线和剩余的未激活的字线。

Description

半导体存储装置及其驱动方法
相关申请的交叉引用 
本发明要求分别于2008年8月21日和2009年8月20日递交的韩国专利申请10-2008-0081989和10-2009-0077212的优先权，其全部内容通过引用合并于此。 
背景技术
本发明涉及半导体设计技术，具体地，涉及半导体存储装置的行路径设计。更具体地，本发明涉及负字线驱动技术。 
可以用形成基本单元的存储单元的组来配置半导体存储装置。以矩阵形式排列大量的存储单元。被形成为典型的半导体存储装置的动态随机存取存储器(DRAM)的存储单元包括一个NMOS晶体管和一个电容器。 
图1是示出了传统的DRAM单元的配置的电路图。 
参照图1，该DRAM单元的NMOS晶体管T具有连接到字线WL的栅极、以及连接到位线BL的源极。该DRAM单元的电容器C具有连接到NMOS晶体管T的漏极的存储节点、以及连接到单元板电压端子的板节点。 
字线WL是信号线，通过行地址选择该信号线来选择和激活对应的存储单元。当选择某个字线WL时，高电压电平(VPP)被施加到所选的字线WL，使得与该字线WL相连接的单元晶体管T被导通。通过电容器C的存储节点与作为通过其输入或输出数据的信号线的位线之间共享的电荷来发生基本的数据传输。这是DRAM的基本激活操作。 
在DRAM的预充电操作中，在激活操作中选择的字线变为地电压电平(VSS)。因此，单元晶体管T被关断，并且数据被存储在电容器C的存储节点中。 
同时，由于DRAM的存储单元即使在其未被选择时也具有泄漏电流，因此所存储的数据可能在经过一定时间之后被丢失。为了防止数据丢失，必须执行刷新操作，以便以预定的时间间隔放大和恢复存储节点的数据。 
在存储节点处的物理上丢失数据所花费的特征时间被称为刷新特性。由于DRAM制造工艺的集成度得到了改进，因此存储单元与其相邻部分之间的间隔逐渐变窄，从而导致了在存储节点处的泄漏电流的增大。此外，由于存储节点自身的电容变得更小，因此刷新特性被进一步劣化。 
同时，增大单元晶体管的阈值电压的方法可以用于减小在单元晶体管处的泄漏电流。然而，如果单元晶体管的阈值电压被增大，则将数据存储在存储节点中所花费的时间增加。 
负字线方案可以改善刷新特性，而不劣化将数据存储在存储节点中所花费的时间的特性，这是因为，通过在字线未被选择的预充电状态中使字线的电位保持为低于现有的地电压电平(VSS)的负电位，使用单元晶体管的栅极-源极电压(Vgs)关系来控制泄漏电流，而不增大其阈值电压。 
然而，该负字线方案的缺点在于，电流消耗根据电位变化宽度(漂移宽度)而增大。也就是说，所选的字线处于外部高电压电平(VPP)，而未选择的字线处于低于地电压电平(VSS)的负字线电压电平(VBBW)。因此，与不使用负字线方案的情况相比，字线的电位变化宽度增大。电流消耗增大。此外，产生高电压和负字线电压的内部电压电路必须管理较大的电流量。 
如果位线和字线被缩短，则通过应用负字线方案而增大了电流消耗。 
同时，在具有低阈值电压的晶体管(例如FinFET)的情况下，已经必须在全部单元阵列上应用负字线方案。然而，在具有凹入沟道结构的晶体管的情况下，由于阈值电压未被降低，因此尚未总是必须在全部单元上应用负字线方案。 
在这种结构中，如果在全部单元上应用负字线方案，则全部单元的沟道掺杂可能被降低，因此沟道阈值电压可能被降低。这意味着，即使被用作字线驱动电压的高电压被降低，晶体管也具有适当的电流驱动性。 
然而，在这种情况下，沟道电压由于相邻字线而波动的相邻栅极效应可能恶化。也就是说，如果所选的字线被激活到高电压电平，则由于通过应用负字线方案而使沟道掺杂处于非常低的状态，因此由与所选字线共享有源区的相邻字线控制的沟道区经历了大的电压升高。这使得相应单元的关断特性劣化，从而导致了泄漏电流的增大。 
与具有平面沟道结构的晶体管相比，由于相邻单元的沟道朝向旁边经过的字线，因此具有凹入沟道结构的晶体管可能受到更严重的影响。此外，与具有凹入沟道结构的晶体管相比，具有鞍型栅极结构的晶体管可能严重地影响相邻单元的沟道。 
同时，随着技术的进步，字线之间的间隔变得更窄。在这种情况下，相邻栅极效应成为更加重要的顾虑。 
发明内容
本发明的一个实施例旨在提供一种防止负字线方案中的相邻栅极效应的半导体存储装置以及用于驱动该半导体存储装置的方法。 
本发明的另一实施例旨在提供一种防止负字线方案中的不必要的电流消耗的增大的半导体存储装置以及用于驱动该半导体存储装置的方法。 
根据本发明的一方面，提供了一种半导体存储装置，该半导体存储装置具有多个字线和驱动器，该驱动器被配置用于：在该多个字线中的字线被激活命令激活时，在该激活的字线被驱动到高电压电平的时段期间，以不同的字线驱动电压电平驱动至少一个与激活的字线相邻的未激活的字线以及剩余的未激活的字线，其中所述与激活的字线相邻的至少一条未激活的字线包括通过与激活的字线相邻的隔离区的通过子字线，其中用于所述与激活的字线相邻的至少一条未激活的字线的字线驱动电压电平低于用于所述剩余的未激活的字线的字线驱动电压电平，用于所述剩余的未激活的字线的字线驱动电压等于或低于地电压电平。 
根据本发明的另一方面，提供了一种用于驱动半导体存储装置的方法，包括：在预充电时段期间将包括多个单位单元块的存储单元区的子字线驱动到地电压电平，以及在激活时段期间选择性地将与激活的子字线相邻的至少一个子字线驱动到负电压电平，其中所述与激活的子字线相邻的至少一条子字线包括通过与激活的子字线相邻的隔离区的通过子字线。 
根据本发明的又一方面，提供了一种用于驱动半导体存储装置的方法，包括：在预充电时段期间将包括多个单位单元块的存储单元区的子字线驱动到第一负电压电平，以及在激活时段期间，选择性地将与激活的子字线相邻的至少一个子字线驱动到低于第一负电压电平的第二负电压电平，并将剩余的未激活的子字线驱动到第一负电压，其中所述与激活的子字线相邻的至少一条子字线包括通过与激活的子字线相邻的隔离区的通过子字线。 
根据本发明的又一方面，提供了一种用于驱动半导体存储装置的方法，包括：在预充电时段期间将包括多个单位单元块的存储单元区的子字线驱动到地电压电平，以及在激活时段期间，将激活的子字线所不属于的单位单元块的子字线驱动到地电压电平，选择性地将激活的子字线所属于的单位单元块的未激活的子字线驱动到第一负电压电平，以及选择性地将 激活的子字线所属于的单位单元块的未激活的子字线中的、与激活的子字线相邻的至少一个子字线驱动到低于第一负电压电平的第二负电压电平，所述与激活的子字线相邻的至少一条子字线包括通过与激活的子字线相邻的隔离区的通过子字线。 
根据本发明的又一方面，提供了一种用于驱动半导体存储装置的方法，包括：在预充电时段期间将包括多个单位单元块的存储单元区的子字线驱动到第一负电压电平，以及在激活时段期间，将激活的子字线所不属于的单位单元块的子字线驱动到第一负电压电平，选择性地将激活的子字线所属于的单位单元块的未激活的子字线驱动到低于第一负电压电平的第二负电压电平，以及选择性地将激活的子字线所属于的单位单元块的未激活的子字线中的、与激活的子字线相邻的至少一个子字线驱动到低于第二负电压电平的第三负电压电平，所述与激活的子字线相邻的至少一条子字线包括通过与激活的子字线相邻的隔离区的通过子字线。 
根据本发明的又一方面，提供了一种半导体存储装置，包括：主字线解码器，被配置用于对行地址的高位进行解码以产生主字线选择信号；子字线选择线解码器，被配置用于对行地址的在该行地址中低于该高位的位进行解码以产生子字线选择信号；主字线驱动器，被配置用于响应于主字线选择信号而驱动多个主字线；子字线选择性驱动器，被配置用于响应于子字线选择信号而驱动多个子字线选择线；子字线关断电压线驱动器，被配置用于响应于子字线选择信号或主字线选择信号而以不同的电压电平驱动多个子字线关断电压线；以及子字线驱动器，被配置用于响应于主字线、子字线选择线以及子字线关断电压线上的信号而驱动多个子字线。 
根据本发明的又一方面，提供了一种半导体存储装置，包括：主字线解码器，被配置用于对行地址的高位进行解码，以产生主字线选择信号；子字线选择线解码器，被配置用于对行地址的在该行地址中低于该高位的位进行解码，以产生子字线选择信号；主字线驱动器，被配置用于响应于主字线选择信号而驱动多个主字线；子字线选择线驱动器，被配置用于响应于子字线选择信号而驱动多个子字线选择线；子字线关断电压线驱动器，被配置用于响应于与多个单位单元块相对应的多个块激活信号而以不同的电压电平驱动基于单位单元块分配的多个子字线关断电压线；以及子字线驱动器，被配置用于响应于主字线、子字线选择线以及子字线关断电压线上的信号而驱动多个子字线。 
附图说明
图1是示出了传统的DRAM单元的配置的电路图； 
图2A是说明根据本发明的实施例的单元阵列的布局图； 
图2B是用于说明根据本发明的第一实施例的选择性负字线方案的字线驱动电压的波形图； 
图2C是用于说明根据本发明的第二实施例的选择性负字线方案的字线驱动电压的波形图； 
图3是示出了DRAM的存储单元区的配置的框图； 
图4是示出了根据本发明的第五实施例的DRAM的行路径的电路配置的框图； 
图5示出了根据本发明的第五实施例的字线驱动方案的线路布置； 
图6示出了用于典型的字线驱动方案的线路布置； 
图7A和7B示出了定义了与激活的FX线相邻的FX线的、根据本发明的第五实施例的FXVSS驱动器的实现示例； 
图8A和8B示出了定义了与激活的FX线相邻的FX线的、根据本发明的第六实施例的FXVSS驱动器的实现示例； 
图9是示出了根据本发明的第七实施例的DRAM的行路径的电路配置的框图； 
图10示出了根据本发明的第七实施例的MWLVSS驱动器的实现示例； 
图11A和11B示出了定义了与激活的FX线相邻的FX线的、根据本发明的第八实施例的MWLVSS驱动器的实现示例； 
图12是根据本发明的第九实施例的MWLVSS驱动器的电路图； 
图13A和13B是子字线驱动器的电路图。 
具体实施方式
通过下面的描述将理解本发明的其它的目的和优点，并且参考本发明的实施例，本发明的其它的目的和优点将变得明显。 
图2A是说明根据本发明的实施例的单元阵列的布局图。 
参照图2A，当通过激活命令激活某个字线A时，在激活的字线A被驱动到高电压电平(VPP)的时段期间，用不同的字线驱动电压电平来驱动与激活的字线A相邻(或受其影响)的字线B以及剩余的字线C(未激活的字线中的除了字线B之外的字线)。这里使用的术语“字线”可以 指层级字线结构中的子字线(SWL)。用于与激活的字线A相邻的字线B的字线驱动电压电平可以低于用于剩余的字线C的字线驱动电压电平。 
同时，与激活的子字线A相邻(或受其影响)的子字线B可以包括与激活的子字线A共享有源区的相邻子字线B(1)、通过与激活的子字线A相邻的隔离区的通过子字线B(2)、共享与激活的子字线A相对应的主字线(MWL)的未激活的子字线B(3)。剩余的字线C是激活的子字线A所属于的单位单元块的未激活的子字线，该单位单元块构成了与单位位线读出放大器块和单位子字线驱动器块相对应的单位存储区。 
图2B是用于说明根据本发明的第一实施例的选择性负字线方案的字线驱动电压的波形图。 
参照图2B，在根据本发明的第一实施例的选择性负字线方案中，全部子字线在预充电状态下被驱动到地电压电平(VSS)。 
然后，如图2B的部分(A)中所示，当通过激活命令激活某个子字线时，对应的子字线在激活时段期间被驱动到高电压电平(VPP)。在这种情况下，如图2B的部分(B)中所示，未激活的子字线中的与激活的子字线相邻(或受其影响)的子字线被驱动到负电压电平(V-)，例如-0.2V。如图2B的部分(C)中所示，剩余的未激活的子字线保持地电压电平(VSS)。可以只选择相邻子字线，或可以选择通过子字线以及相邻子字线，作为未激活的子字线中的被驱动到负电压电平(V-)的子字线。此外，共享与激活的子字线相对应的主字线(MWL)的全部子字线可以被选择性地驱动到负电压电平(V-)，或者激活的子字线所属于的单位单元块的未激活的子字线可以被选择性地驱动到负电压电平(V-)。 
在激活时段之后，全部子字线被预充电到地电压电平(VSS)。 
因此，如果负字线方案只被选择性地应用于未激活的子字线中的与激活的子字线相邻(或受其影响)的子字线，则与将全部未激活的子字线预充电到负电压电平的典型的负字线方案相比，更加有效地改善了相邻栅极效应。此外，防止了作为典型的负字线方案的问题的不必要的电流消耗的增大，并且确保了功率稳定性。 
图2C是用于说明根据本发明的第二实施例的选择性负字线方案的字线驱动电压的波形图。 
参照图2C，在根据本发明的第二实施例的选择性负字线方案中，全部子字线在预充电状态下被驱动到第一负电压电平(V-)，例如-0.2V。 
然后，如图2C的部分(A)中所示，当通过激活命令激活某个子字线时，在激活时段期间对应的字线被驱动到高电压电平(VPP)。在这种情况下，如图2C的部分(B)中所示，未激活的子字线中的与激活的子字线相邻(或受其影响)的子字线被驱动到低于第一负电压电平(V-)的第二负电压电平(V2-)，例如-0.4V。如图2C的部分(C)中所示，剩余的未激活的子字线保持第一负电压电平(V-)。可以只选择相邻子字线或可以选择通过子字线以及相邻子字线，作为未激活的子字线中的被驱动到第二负电压电平(V2-)的子字线。此外，共享与激活的子字线相对应的主字线(MWL)的全部子字线可以被选择性地驱动到第二负电压电平(V2-)，或者激活的子字线所属于的单位单元块的未激活的子字线可以被选择性地驱动到第二负电压电平(V2-)。 
在激活时段之后，全部子字线被预充电到第一负电压电平(V-)。 
因此，虽然与典型的负字线方案相一致地把全部子字线预充电到负电压电平(V-)，但是根据本发明的第二实施例的负字线方案选择性地将未激活的子字线中的与激活的子字线相邻的子字线驱动到相对较低的负电压电平(V2-)。在使用典型的负字线方案时，可能难以克服电流消耗和功率稳定性的问题。然而，根据本发明的第二实施例，尽管高电压电平(VPP)被降低，但是表现出大的电流可驱动性，并且平均单元泄漏电流被降低。此外，由相邻栅极效应导致的泄漏电流问题也得到改善。 
图3是示出了根据本发明的实施例的DRAM的存储单元区的配置的框图。 
参照图3，存储单元区被配置成使得交替地布置有多个单位单元块(也称为单元矩阵/矩阵块)UC和与该单位单元块相对应的多个单位位线读出放大器块BISA。同时，被配置用于驱动相应的单位单元块的子字线的子字线驱动器块SWD被布置在各个单位单元块的两侧。 
当通过激活命令来激活某个子字线时，存储在与激活的子字线相连接的单元电容器C中的数据被读出。此时，位线BL的电位从位线预充电电压电平(VBLP＝VCORE/2)下降到地电压电平(VSS＝0V)。因此，在未激活的单元电容器的情况下，如果在字线被恒定地保持在地电压电平(VSS)且衬底偏置也被恒定地保持在反向偏置电压电平(VBB)的状态下位线电压下降，则栅极-源极电压(Vgs)增大且基极-源极电压(Vbs)降低，因此阈值电压降低。 
上述操作中在激活的单位单元块(激活的单元矩阵块)与未激活的单位单元块(未激活的单元矩阵块)之间的差别可以确认。在保持操作期间在处于该状态下的激活的单位单元块内发生的泄漏电流称为动态保持电流。该动态保持电流显著地大于在保持操作期间在未激活的单位单元块内发生的泄漏电流。为了改善由于降低的阈值电压而导致的泄漏电流特性，通过提高发生动态保持电流之处的单元的沟道掺杂来增大阈值电压。以这种方式，减小了单元的关断电流。然而，未激活的单位单元块的单元的阈值电压由于过多的沟道掺杂而更高。因此，为了改善特定单位单元块的泄漏电流特性，剩余的单位单元块的单元由于过高的沟道掺杂而具有高阈值电压。 
在上述的第一实施例和第二实施例中，已经描述了激活的子字线所属于的单位单元块的选择性驱动(二阶段)。 
根据本发明的第四实施例的选择性负字线方案是用于选择性地驱动激活的单位单元块和未激活的单位单元块并选择性地驱动激活的单位单元块中的与激活的子字线相邻的子字线的(三阶段)方案。 
在根据本发明的第三实施例的选择性负字线方案中，全部单位单元块的子字线在预充电状态下被驱动到地电压电平(VSS)。 
然后，在某个子字线被激活命令激活时，激活的子字线在激活期被驱动成高压电平(VPP)。此时，激活的子字线不属于的单位单元块中的子字线保持地电压电平(VSS)，并且激活的子字线所属的单位单元块中的未激活的子字线被驱动成第一负电压电平(V-)。在未激活的子字线中，与激活的子字线相邻的(或受其影响的)子字线被驱动成比第一负电压电平(V-)低的第二负电压电平(V2-)。对于未激活的子字线中的被驱动成第二负电压电平(V2-)的子字线，可以仅选择相邻的子字线，或者可以选择通过(passing)子字线以及相邻子字线。并且，可以将共享与激活的子字线相对应的主字线(MWL)的全部字线选择性地驱动成第二负电压电平(V2-)。 
在激活期之后，将全部单位单元块中的子字线预先充电成地电压电平(VSS)。 
这样，对激活的单位单元块及未激活的单位单元块进行选择性负驱动操作，并且同时，根据激活的单位单元块中的未激活的子字线是否与激活的子字线相邻来对这些未激活的子字线进行选择性负驱动操作。以该方 式，改善了相邻栅极效应，从而避免不必要的电流消耗的增加。此外，确保了功率稳定性。而且，可以解决剩余的单位单元块中的单元由于过高的沟道掺杂而导致具有高阈值电压的问题，以便改善特定单位单元块的漏电流特性。 
在根据本发明第四实施例的选择性负字线方案中，在预先充电状态中，将全部单位单元块中的子字线驱动成第一负电压电平(V-)。 
然后，在某个子字线被激活命令激活时，激活的子字线在驱动期中被驱动成高电压电平(VPP)。此时，激活的子字线不属于的单位单元块中的子字线保持第一负电压电平(V-)，并且激活的子字线所属的单位单元块中的未激活的子字线被驱动成比第一负电压电平(V-)低的第二负电压电平(V2-)。在未激活的子字线中，与激活的子字线相邻的(或受其影响的)子字线被驱动成比第二负电压电平(V2-)低的第三负电压电平(V3-)。对于未激活的子字线中的被驱动成第三负电压电平(V3-)的子字线，可以仅选择相邻的子字线，或者可以选择通过子字线以及相邻子字线。并且，可以将共享与激活的子字线相对应的主字线(MWL)的全部字线选择性地驱动成第三负电压电平(V3-)。 
在激活期之后，将全部单位单元块中的子字线预先充电成第一负电压电平(V-)。 
这样，在对子字线主要进行负驱动操作的同时，对激活的单位单元块及未激活的单位单元块进行选择性负驱动操作，并且同时，根据激活的单位单元块中的未激活的子字线是否与激活的子字线相邻来对这些未激活的子字线进行选择性负驱动操作。在这种情况下，尽管典型的负字线方案中出现的电流消耗的存在以及功率稳定性顾虑达到某种程度，也能改善相邻栅极效应。此外，提高了电流驱动性，并减少了平均单元漏电流。而且，可以防止剩余的单位单元块中的单元由于过高的沟道掺杂而导致具有高阈值电压的问题，以便改善特定单位单元块的漏电流特性。 
图4是例示根据本发明第五实施例的DRAM的行路径的电路结构的框图。 
参照图4，根据本发明该实施例的DRAM的行路径包括主字线(MWL)解码器40、子字线选择线(FX)解码器42、MWL驱动器44、FX驱动器46、子字线关断电压线(FXVSS)驱动器48及子字线驱动器SWD。MWL解码器40对行地址的预定高位进行解码以生成主字线选择 信号。FX解码器42对行地址的预定低位进行解码以生成子字线选择信号。MWL驱动器44响应于从MWL解码器40输出的主字线选择信号而驱动主字线MWLB<0:63>。FX驱动器46响应于从FX解码器42输出的子字线选择信号而驱动子字线选择线FX<0:7>(尽管未示出，但是其包括子字线选择线FX<0:7>的补偿线FXB<0:7>)。FXVSS驱动器48响应于子字线选择信号而利用不同的电压电平来驱动子字线关断电压线FXVSS<0:7>。子字线驱动器SWD响应于主字线MWLB<0:63>、子字线选择线FX<0:7>及FXB<0:7>、以及子字线关断电压线FXVSS<0:7>的信号而驱动子字线SWL<0:511>。MWL驱动器44、FX驱动器46及子字线驱动器SWD的输出信号的激活电平为高电压电平(VPP)。 
可以通过部分地修改行路径中的子字线驱动器SWD及洞区来容易地实现本实施例。一般而言，通过m:n编码，子字线SWL的数量等于m×n(其中，m为主字线MWL的数量，n为子字线选择线FX的数量)。在本实施例的情况下(m＝64，n＝8)，还设置有八个子字线关断电压线FXVSS，使得它们并行地布置以与八个子字线选择线FX及FXB中的各个子字线选择线成对，并且FXVSS驱动器实现为使得对子字线关断电压线FXVSS选择性地施加负电压。将子字线关断电压线FXVSS连接到子字线驱动器SWD的关断电压端子。 
图5例示了根据本发明第五实施例的字线驱动方案的线路布置。 
参照图5，新增加的八个子字线关断电压线FXVSS分别与现有的八个子字线选择线FX成对，并且并行地布置。 
图6例示了典型的字线驱动方案的线路布置。参照图6可以更容易地理解本发明的第五实施例。 
同时，在本实施例中，在特定子字线选择线FX<k>被激活命令激活时，对被布置成与激活的线FX<k>相邻的未激活的子字线选择线FX所对应的子字线关断电压线FXVSS选择性地施加负电压。因此，在特定子字线SWL被主字线MWL与子字线选择线FX的组合激活时，可以对与激活的子字线相邻的未激活的子字线选择性地施加负电压。 
如前述实施例中所描述的，可以按各种方式来限定与激活的子字线选择线FX<k>相邻的子字线选择线FX。 
图7A及图7B例示了根据本发明第五实施例的、根据与激活的线FX<k>相邻的线FX的限定方式的、FXVSS驱动器48的实现示例。 
具体地说，图7A例示了仅对相邻的子字线选择性地施加负电压的情况，图7B例示了选择性地对通过子字线以及相邻子字线施加负电压的情况。 
参照图7A及图7B，FXVSS驱动器48包括第一NMOS晶体管M1、第二NMOS晶体管M2及控制部件。第一NMOS晶体管M1配置成将地电压VSS传送给子字线关断电压线FXVSS。第二NMOS晶体管M2配置成将负电压VNML传送给子字线关断电压线FXVSS。控制部件配置成控制第一NMOS晶体管M1及第二NMOS晶体管M2的开关操作。 
在图7A的情况下，控制部件包括异或门XNOR1及反相器INV1。异或门XNOR1配置成接收相对应的子字线选择线的信号FXk及下一子字线选择线的信号FXk+1。反相器INV1配置成将异或门XNOR1的输出信号反相，并将反相后的异或门XNOR1的输出信号施加给第二NMOS晶体管M2的栅极。 
如图7A中的与电路图一起列出的真值表中所示出的，在相对应的线的信号FXk及下一线的信号FXk+1都为非激活(0/0)时，将地电压VSS传送给相对应的子字线关断电压线FXVSSK。在下一线的信号FXk+1为激活(0/1)时，将负电压VNWL传送给相对应的子字线关断电压线FXVSSK。在相对应的线的信号FXk被激活(1/0)时，选择地电压VSS及负电压VNMW中的任一个不会造成差异，这是因为子字线被驱动成高电压VPP，而不是字线关断电压。由于不存在相对应的线的信号FXK及下一线的信号FXk+1都被激活(1/1)的情况，因此不考虑这种情况。 
在图7B的情况下，控制部件包括异或门XNOR2及反相器INV2。异或门XNOR2配置成接收相对应的子字线选择线的信号FXk、前一子字线选择线的信号FXk-1及下一子字线选择线的信号FXk+1。反相器INV2配置成将异或门XNOR2的输出信号反相，并将反相后的异或门XNOR2的输出信号施加给第二NMOS晶体管M2的栅极。 
如图7B中的与电路图一起列出的真值表中所示出的，在相对应的线的信号FXk、下一线的信号FXk+1及前一线的信号FXk-1都为非激活(0/0/0)时，将地电压VSS传送给相对应的子字线关断电压线FXVSSK。在仅下一线的信号FXk+1为激活(0/0/1)或仅前一线的信号FXk-1被激活(1/0/0)时，将负电压VNML传送给相对应的子字线关断电压线FXVSSK。 
同时，根据本发明第五实施例的FXVSS驱动器48包括与子字线关 断电压线(n＝8)的数量一样多的图7A或图7B中的电路。并且，地电压VSS可以由第一负电压(V-)来替代，并且负电压VNML可以由第二负电压(V2-)来替代。 
根据本发明的第六实施例，将子字线关断电压线FXVSS的数量设定成n×m(＝512)(而不是图4中所例示的n(＝8))，并且子字线关断电压线FXVSS与子字线驱动器1∶1对应。在这种情况下，与上述第五实施例相比，子字线关断电压线FXVSS的数量增加，但是由于FXVSS驱动器48仅选择性地对与激活的主字线信号MWLB<0:63>相对应的子字线进行负驱动，因此电流消耗减少。 
图8A及图8B例示了根据本发明第六实施例的、根据与激活的子字线选择线FX<k>相邻的子字线选择线FX的限定方式的FXVSS驱动器48的实现示例。 
具体的说，图8A例示了仅对相邻的子字线选择性地施加负电压的情况，图8B例示了选择性地对通过子字线以及相邻子字线施加负电压的情况。 
照图8A及图8B，FXVSS驱动器48包括第一NMOS晶体管M1、第二NMOS晶体管M2及控制部件。第一NMOS晶体管M1配置成将地电压VSS传送给子字线关断电压线FXVSS。第二NMOS晶体管M2配置成将负电压VNML传送给子字线关断电压线FXVSS。控制部件配置成控制第一NMOS晶体管M1及第二NMOS晶体管M2的开关操作。 
在图8A的情况下，控制部件包括异或门XNOR3、NOR门NOR1及反相器INV3。异或门XNOR3配置成接收相对应的子字线选择线的信号FXk及下一子字线选择线的信号FXk+1。NOR门NOR1配置成接收异或门XNOR3的输出信号及相对应的主字线信号MWLBj。反相器INV3配置成将NOR门NOR1的输出信号反相，并将反相后的NOR门NOR1的输出信号施加给第一NMOS晶体管M1的栅极。 
如图8A中的与电路图一起列出的真值表中所示出的，假定相对应的主字线信号MWLBj处于逻辑低电平的激活状态，在相对应的线的信号FXk及下一线的信号FXk+1都为非激活(0/0)时，将地电压VSS传送给相对应的子字线关断电压线FXVSSkxj。基于该假定，在下一线的信号FXk+1被激活(0/1)时，将负电压VNML传送给相对应的子字线关断电压线FXVSSkxj。在相对应的主字线信号MWLBj被去激活成逻辑高电平时， 无论相对应的线的信号FXk及下一线的信号FXk+1的状态如何，都将地电压VSS传送给相对应的子字线关断电压线FXVSSkxj。 
在图8B的情况下，控制部件包括异或门XNOR4、NOR门NOR2及反相器INV4。异或门XNOR4配置成接收相对应的子字线选择线的信号FXk、前一子字线选择线的信号FXk-1及下一子字线选择线的信号FXk+1。NOR门NOR2配置成接收异或门XNOR4的输出信号及相对应的主字线信号MWLBj。反相器配置成将NOR门NOR2的输出信号反相，并将反相后的NOR门NOR2的输出信号施加给第一NMOS晶体管M1的栅极。 
如图8B中的与电路图一起列出的真值表中所示出的，假定相对应的主字线信号MWLBj处于逻辑低电平的激活状态，在相对应的线的信号FXk、前一线的信号FXk-1及下一线的信号FXk+1都为非激活(0/0/0)时，将地电压VSS传送给相对应的子字线关断电压线FXVSSkxj。基于该假定，在仅前一线的信号FXk-1或下一线的信号FXk+1为激活(1/0/0或0/0/1)时，将负电压VNML传送给相对应的子字线关断电压线FXVSSkxj。在相对应的主字线信号MWLBj被去激活成逻辑高电平时，无论前一线的信号FXk-1、相对应的线的信号FXk及下一线的信号FXk+1的状态如何，都将地电压VSS传送给相对应的子字线关断电压线FXVSSkxj。 
同时，在本发明的第六实施例中，地电压VSS可以由第一负电压(V-)来替代，负电压VNML可以由第二负电压(V2-)来替代。 
图9是例示根据本发明第七实施例的DRAM的行路径的电路结构的框图。 
参照图9，根据本发明该实施例的DRAM的行路径包括MWL解码器90、FX解码器92、MWL驱动器94、字线关断电压线(MWLVSS)驱动器96、FX驱动器98及子字线驱动器SWD。MWL解码器90对行地址的预定高位进行解码以生成主字线选择信号。FX解码器92对行地址的预定低位进行解码以生成子字线选择信号。MWL驱动器94响应于从MWL解码器90输出的主字线选择信号而驱动主字线MWLB<0:63>。MWLVSS驱动器96响应于主字线选择信号而利用不同的电压电平来驱动字线关断电压线MWLVSS<0:63>。FX驱动器98响应于从FX解码器92输出的子字线选择信号而驱动子字线选择线FX<0:7>(尽管未示出，但是其包括子字线选择线FX<0:7>的补偿线FXB<0:7>)。子字线驱动器SWD响应于主字线MWLB<0:63>、子字线选择线FX<0:7>及FXB<0:7>、 以及字线关断电压线MWLVSS<0:63>的信号而驱动子字线SWL<0:511>。MWL驱动器94、FX驱动器98及子字线驱动器SWD的输出信号的激活电平等于高电压电平(VPP)。 
第七实施例的结构与第五实施例的结构相似。然而，第五实施例配置成使得子字线关断电压线FXVSS<0:7>与子字线选择线FX成对并且并行地布置，而第七实施例配置成使得字线关断电压线MWLVSS<0:63>与主字线MWL成对并且并行地布置。将字线关断电压线MWLVSS连接到子字线驱动器SWD的关断电压端子。 
图10例示了根据本发明第七实施例的MWLVSS驱动器96的示例性实现。 
参照图10，MWLVSS驱动器96包括第一NMOS晶体管M11、反相器INV5及第二NMOS晶体管M12。第一NMOS晶体管M11配置成响应于主字线选择信号MWLBj而将地电压VSS传送到相对应的字线关断电压线MWLVSSj。反相器INV5配置成将相对应的主字线选择信号MWLBj反相。第二NMOS晶体管M12配置成响应于从反相器INV5输出的反相后的主字线选择信号而将负电压VNWL传送给相对应的字线关断电压线MWLVSSj。 
在这种情况下，在相对应的主字线选择信号MWLBj为激活(“0”)时，将共享相对应的主字线MWLB<j>的子字线中的未激活的子字线驱动成负电压VNML，并且不共享相对应的主字线MWLB<j>的、属于非激活(“1”)的主字线选择信号的剩余的子字线被驱动成地电压VSS。供参考的是，根据本实施例的MWLVSS驱动器96包括与主字线的数量(m＝64)一样多的图10中的电路。 
同时，根据本发明的第八实施例，将字线关断电压线MWLVSS的数量设定成n×m(＝512)(而不是图9中所例示的m(＝64))，并且字线关断电压线MWLVSS与子字线驱动器1∶1对应。在这种情况下，与上述第七实施例相比，字线关断电压线MWLVSS的数量增加，但是由于MWLVSS仅选择性地对与激活的主字线选择信号MWLB相对应的子字线进行负驱动，因此电流消耗减少。 
图11A及图11B例示了根据本发明第八实施例的、根据与激活的子字线选择线FX<k>相邻的子字线选择线FX的限定方式的MWLVSS驱动器96的实现示例。除了子字线关断电压线FXVSS被字线关断电压线 MWLVSS替代以外，MWLVSS驱动器96的电路结构及真值表与图8A及图8B中的电路结构及真值表大致上相同，因此将省略其详细描述。 
在前述实施例中描述了将激活的子字线所属的单位单元块内的未激活的子字线选择性地驱动成负电压(V-或V2-)。 
假定单位单元块的数量为n，字线关断电压线VSS_BLOCK_N被布置成与n个单位单元块中的各个单位单元块相对应，并响应于使用块地址(行地址的最高有效位的部分)而生成的块激活信号CBA N来进行选择性负字线驱动。 
图12是根据本发明第九实施例的MWLVSS驱动器的电路图。 
参照图12，MWLVSS包括第一NMOS晶体管M21、反相器INV6及第二NMOS晶体管M22。第一NMOS晶体管M21配置成响应于相对应的块激活信号CBA_N而将负电压VNML传送给相对应的字线关断电压线VSS-BLOCK_K。反相器INV6配置成将相对应的块激活信号CBA_N反相。第二NMOS晶体管M22配置成响应于从反相器INV6输出的反相后的块激活信号而将地电压VSS传送给相对应的字线关断电压线VSS_BLOCK_N。 
在选择第n个单位单元块并将其激活时，负电压VNWL被传送给与第n个单位单元块相对应的字线关断电压线VSS_BLOCK_N，并且剩余的字线关断电压线被驱动成地电压VSS。同时，地电压VSS可以由第一负电压(V-)来替代，并且负电压VNML可以由第二负电压(V2-)来替代。 
图13A及图13B是子字线驱动器SED的电路图。 
具体地说，图13A是例示与激活的子字线相对应的子字线驱动器的电压施加状态的电路图，图13B是例示与未激活的子字线相对应的子字线驱动器的电压施加状态的电路图。 
参照图13A，在施加激活命令并且选择特定子字线SWL0时，主字线信号MWLB0被激活成逻辑低电平，并且子字线选择信号FX0被激活成逻辑高电平(VPP电平)。因此，PMOS晶体管M31导通，而两个NMOS晶体管M32及M33截止，使得子字线SWL0被激活成逻辑高电平(VPP电平)。 
参照图13，在另一子字线SWL1共享主字线信号MWLB0时，主字线信号MWLB0被激活成逻辑低电平，并且子字线选择信号FX1被去激活成逻辑低电平(VSS电平)。因此，NMOS晶体管M35截止，而PMOS 晶体管M34导通。NMOS晶体管M36也导通，使得子字线SWL1被驱动成关断电压端子B的电平。 
同时，由于与未被选择的主字线相对应的主字线信号MWLB处于逻辑高电平，因此下拉NMOS晶体管M32及M35导通，使得相对应的子字线SWL被驱动成关断电压端子A的电平。 
根据上述实施例，可以将地电压(VSS)端子或字线关断电压线FXVSS(MWLVSS)连接到关断电压端子A，并且可以将字线关断电压线FXVSS(MWLVSS)连接到关断电压端子B。 
尽管针对特定实施例对本发明进行了描述，但是本领域技术人员应当清楚，可以在不背离如以下权利要求书中所限定的本发明的精神及范围的前提下进行各种改变和修改。 

Claims (22)

1.一种半导体存储装置，包括：
多条字线；以及
驱动器，配置成当所述多条字线中的字线由激活命令所激活时，在激活的字线被驱动至高电压电平的时间段期间利用不同的字线驱动电压电平来驱动与激活的字线相邻的至少一条未激活的字线和剩余的未激活的字线，
其中所述与激活的字线相邻的至少一条未激活的字线包括通过与激活的字线相邻的隔离区的通过子字线，
其中用于所述与激活的字线相邻的至少一条未激活的字线的字线驱动电压电平低于用于所述剩余的未激活的字线的字线驱动电压电平，用于所述剩余的未激活的字线的字线驱动电压等于或低于地电压电平。
2.权利要求1的半导体存储装置，其中所述与激活的字线相邻的至少一条未激活的字线还包括与激活的字线共享有源区的相邻子字线。
3.权利要求1的半导体存储装置，其中所述与激活的字线相邻的至少一条未激活的字线还包括共享与激活的字线对应的主字线的子字线。
4.权利要求1的半导体存储装置，其中剩余的未激活的字线包括激活的字线所属的单位单元块的子字线。
5.一种半导体存储装置的驱动方法，所述方法包括：
在预充电时段期间把存储单元区的子字线驱动至地电压电平，所述存储单元区包括多个单位单元块；以及
在激活时段期间把与激活的子字线相邻的至少一条未激活的子字线选择性驱动至负电压电平，
其中所述与激活的子字线相邻的至少一条未激活的子字线包括通过与激活的子字线相邻的隔离区的通过子字线，
除了所述与激活的子字线相邻的至少一条未激活的子字线以外的未激活的子字线在所述激活时段期间被驱动至所述地电压电平。
6.权利要求5的方法，其中激活的子字线在所述激活时段期间被驱动至高电压电平。
7.权利要求6的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括与激活的子字线共享有源区的相邻子字线。
8.权利要求6的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括共享与激活的子字线对应的主字线的子字线。
9.权利要求6的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线之外的未激活的子字线包括激活的子字线所属的单位单元块的子字线。
10.一种半导体存储装置的驱动方法，所述方法包括：
在预充电时段期间把存储单元区的子字线驱动至第一负电压电平，所述存储单元区包括多个单位单元块；以及
在激活时段期间，把与激活的子字线相邻的至少一条未激活的子字线选择性驱动至低于所述第一负电压电平的第二负电压电平，并把剩余的未激活的子字线驱动至所述第一负电压，
其中所述与激活的子字线相邻的至少一条未激活的子字线包括通过与激活的子字线相邻的隔离区的通过子字线。
11.权利要求10的方法，其中激活的子字线在所述激活时段期间被驱动至高电压电平。
12.权利要求11的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括与激活的子字线共享有源区的相邻子字线。
13.权利要求11的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括共享与激活的子字线对应的主字线的子字线。
14.权利要求11的方法，其中剩余的未激活的子字线包括激活的子字线所属的单位单元块的子字线。
15.一种半导体存储装置的驱动方法，所述方法包括：
在预充电时段期间，把存储单元区的子字线驱动至地电压电平，所述存储单元区包括多个单位单元块；以及
在激活时段期间，
把激活的子字线不属于的单位单元块的子字线驱动至所述地电压电平；
把激活的子字线所属的单位单元块的未激活的子字线选择性驱动至 第一负电压电平；以及
把在激活的子字线所属的单位单元块的未激活的子字线当中与激活的子字线相邻的至少一条未激活的子字线选择性地驱动至低于所述第一负电压电平的第二负电压电平，
其中，所述与激活的子字线相邻的至少一条未激活的子字线包括通过与激活的子字线相邻的隔离区的通过子字线。
16.权利要求15的方法，其中激活的子字线在所述激活时段期间被驱动至高电压电平。
17.权利要求16的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括与激活的子字线共享有源区的相邻子字线。
18.权利要求16的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括共享与激活的子字线对应的主字线的子字线。
19.一种半导体存储装置的驱动方法，所述方法包括：
在预充电时段期间，把存储单元区的子字线驱动至第一负电压电平，所述存储单元区包括多个单位单元块；以及
在激活时段期间，
把激活的子字线不属于的单位单元块的子字线驱动至所述第一负电压电平；
把激活的子字线所属的单位单元块的未激活的子字线选择性地驱动至低于所述第一负电压电平的第二负电压电平；以及
把在激活的子字线所属的单位单元块的未激活的子字线当中与激活的子字线相邻的至少一条未激活的子字线选择性地驱动至低于所述第二负电压电平的第三负电压电平，
所述与激活的子字线相邻的至少一条未激活的子字线包括通过与激活的子字线相邻的隔离区的通过子字线。
20.权利要求19的方法，其中激活的子字线在所述激活时段期间被驱动至高电压电平。
21.权利要求20的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括与激活的子字线共享有源区的相邻子字线。
22.权利要求20的方法，其中所述与激活的子字线相邻的至少一条未激活的子字线还包括共享与激活的子字线对应的主字线的子字线。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102270498A (zh) * 2010-06-02 2011-12-07 王彬 一种低功耗相变存储器及其写操作方法
KR20130068145A (ko) * 2011-12-15 2013-06-25 에스케이하이닉스 주식회사 서브 워드 라인 드라이버 및 이를 포함하는 반도체 집적 회로 장치
US8811110B2 (en) * 2012-06-28 2014-08-19 Intel Corporation Configuration for power reduction in DRAM
KR102003851B1 (ko) * 2012-08-31 2019-10-01 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
US9030897B2 (en) * 2012-08-31 2015-05-12 SK Hynix Inc. Memory and memory system for preventing degradation of data
US9099196B2 (en) 2013-01-25 2015-08-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of operating the same
CN104051004B (zh) * 2013-03-11 2017-02-22 北京兆易创新科技股份有限公司 一种为浮栅存储器提供正负高压的字线驱动方法
CN104464804A (zh) * 2013-09-25 2015-03-25 北京兆易创新科技股份有限公司 存储阵列驱动方法及驱动电路
KR102168115B1 (ko) * 2014-01-21 2020-10-20 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
TWI745602B (zh) * 2017-06-29 2021-11-11 韓商愛思開海力士有限公司 執行編程操作的非揮發性記憶體裝置及其操作方法
US10141043B1 (en) * 2017-07-24 2018-11-27 Nanya Technology Corporation DRAM and method for managing power thereof
US11257538B2 (en) * 2018-10-03 2022-02-22 Micron Technology, Inc. Systems and methods for improved reliability of components in dynamic random access memory (DRAM)
US10867661B2 (en) * 2019-04-30 2020-12-15 Micron Technology, Inc. Main word line driver circuit
US10872654B1 (en) * 2019-11-19 2020-12-22 Micron Technology, Inc. Sub-word line driver with soft-landing
CN113178216B (zh) * 2021-05-28 2022-05-20 长鑫存储技术有限公司 半导体存储装置
CN113178217B (zh) * 2021-05-28 2022-05-20 长鑫存储技术有限公司 主字线驱动器及其半导体存储装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459612B2 (en) * 1999-02-08 2002-10-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6987694B2 (en) * 2002-10-23 2006-01-17 Samsung Electronics Co., Ltd. Methods of programming non-volatile semiconductor memory devices including coupling voltages and related devices

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3667787B2 (ja) * 1994-05-11 2005-07-06 株式会社ルネサステクノロジ 半導体記憶装置
JP3478953B2 (ja) * 1997-09-03 2003-12-15 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置
JP4757373B2 (ja) * 2000-07-24 2011-08-24 エルピーダメモリ株式会社 半導体記憶装置及びそのメモリセルアクセス方法
US6545923B2 (en) * 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
EP1514309B1 (en) * 2002-06-19 2013-11-27 SanDisk Technologies Inc. Deep wordline trench to shield cross coupling between adjacent cells of nand memory
EP1661137B1 (en) * 2003-09-05 2009-08-12 Zmos Technology, Inc. Low voltage operation dram control circuits
US7245548B2 (en) * 2004-07-27 2007-07-17 Micron Technology, Inc. Techniques for reducing leakage current in memory devices
JP4928752B2 (ja) 2005-07-14 2012-05-09 株式会社東芝 半導体記憶装置
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
JP5255234B2 (ja) 2007-05-29 2013-08-07 スパンション エルエルシー 半導体装置及びその制御方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459612B2 (en) * 1999-02-08 2002-10-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US6987694B2 (en) * 2002-10-23 2006-01-17 Samsung Electronics Co., Ltd. Methods of programming non-volatile semiconductor memory devices including coupling voltages and related devices

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