CN101536107B - 共享存储器阵列p-阱的低电压列解码器 - Google Patents

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Abstract

多个存储器子阵列(302A-302X)形成在p-阱区域(304)中。所述存储器子阵列(302A-302X)中的每一者具有至少一个一级列解码器(306A-306X)，所述一级列解码器(306A-306X)包括也形成在所述p-阱内的多个低电压MOS选择器晶体管。末级解码器(316)形成在所述p-阱区域(304)的外部且包括高电压MOS晶体管以向读出放大器(320)阵列中的一读出放大器提供输出信号。在存储器擦除操作模式期间，提供高电压以偏置所述p-阱区域(304)且启动多个高电压开关(326A-326X)以向所述一级列解码器(306A 306X)中的所述选择器晶体管的栅极端子提供高电压。

Description

共享存储器阵列p-阱的低电压列解码器
技术领域
本发明涉及具有分级地址解码组织的非易失性存储器。
背景技术
非易失性存储器装置广泛地用于便携式系统中，例如膝上型计算机、个人数字助理(PDA)、移动电话及各种其它便携式装置及系统。这些非易失性存储器装置中的大多数需要在内部产生以优化便携式装置的电力消耗且给系统设计者提供更多选择的高电压供应。不管是否向非易失性存储器供应电力，所述存储器存储二进制信息，此在便携式系统中非常有用。
使用浮动栅极装置来实现非易失性存储器，浮动栅极装置通过将其物理状态变为两个或两个以上物理状态来存储信息。通过以向浮动栅极中注入电子及从浮动栅极中抽取电子的方式改变浮动栅极装置的阈值电压来获得不同的物理状态。电子注入到浮动栅极中产生较高的阈值电压，举例来说，其对应于已编程状态。从浮动栅极成功地抽取电子使所述阈值电压降低，举例来说，其对应于擦除状态。三个或更多个状态可提供如多级存储器的操作。
向浮动栅极中注入电子及从所述浮动栅极中抽取电子需要跨越栅极氧化物及在浮动栅极装置的端子处的非常高的电场。通过施加比正常电力供应电压高的电压来获得这些高电场。对应于二进制信息的物理状态产生两个或两个以上电流电平，只要非易失性存储器单元被正确地偏置以通过浮动栅极中的各种电荷电平来读取存储在其中的二进制信息。
由于这些原因，非易失性存储器具有电荷泵以产生完成其读取或写入功能所需的高电压。这些高电压被路由到存储器单元以提供跨越其栅极氧化物层的所需电场。作为使用高电压的结果，必须使用能够持续高电压的装置来实现到存储器单元的列及行存取路径。
图1图解说明列解码器的组织。存储器装置100具有存储器阵列102，其具有2n列。列解码器104将所有所述列路由到2m个读出放大器106，其中我们假设m＜n。存储器阵列102通常形成为具有数千列。读出放大器的数量可从一个逻辑字线(16个读出放大器)到同时读取的几个字线(64或128个读出放大器)地变化。
图2A图解说明具有一个级的分级的列解码器110，使得所需选择器的数量等于n(其中n是列的数量)且独立控制信号的数量为2k，其中k被界定为k＝n-m。图2B图解说明列解码器110包括2m个选择器晶体管群组，所述2m个群组中的每一者具有2k个选择晶体管，所述2k个选择晶体管在其相应栅极处具有2k个控制信号G<1>-G<2k>。由于n是大于m的数量级，因此需要大量的控制信号2k。
图3图解说明其中分级的级增加以减少将2n列连接到2m个读出放大器所需的控制信号的数量的配置。在此配置中，第一列解码器120具有连接到2l个选择器的2n个输入列，每一者具有2j个控制信号。第二列解码器122具有使用2y个控制信号连接到2m个读出放大器的2l个输入列。可显示：j＝n-1，y＝1-m，(2jx2y)＝2k，且(2j+2y)＜＜2k。此方法趋向于最小化控制信号的数量，增加选择器的数量，且尝试找到控制信号的数量与选择器的数量之间的折衷。
提供图4以了解此方法的一个方面。图4显示以多个子阵列202A、202B、...、202x组织的存储器200，其中每一子阵列依赖于其它子阵列。此组织在非易失性存储器装置中非常普遍，因为其改善存储器的性能及灵活性。每一子阵列202A、202B、...、202x的局部列204A、204B、204x连接到被路由到全局列206的相应第一级列解码器206A、204B、...、206x。第二级列解码器208及根据图3的架构的第三级列解码器210将全局列206连接到读出放大器212。列解码器的分级深度取决于局部列204A、204B的数量及读出放大器212的数量。
图4中的子阵列202A、202B、...、202x中的每一者具有编程及擦除操作所需的高电压。非易失性存储器的最近产生通过将非常高的正电压施加到存储器阵列的隔离p-阱来执行擦除操作，而存储器单元的栅极处于负电压或处于接地电位，此取决于存储器架构或过程特性。
图5图解说明形成在p-阱254中的两个单NMOS晶体管浮动栅极NMOSEEPROM存储器单元250、252。NMOS晶体管250的源极256及漏极258形成为p-阱254中的经掺杂N型区域。NMOS晶体管252的源极260及漏极262形成为p-阱254中的经掺杂N型区域。这些NMOS晶体管的漏极258、262连接到位线或列线264。源极256、260连接到源极线266。列线264将一个列输入提供到第一列解码器270，所述第一列解码器在列输出线272上提供选定的输出。若干类似EEPROM存储器单元提供于EEPROM存储器单元阵列的两行中。每一对存储器单元连接到单独的位线或列线。到第一列解码器270的输入信号选择一群组位线中的一者。
在擦除操作期间，隔离的p-阱254被连结到高正电压。由p-阱254制造的p-n结及存储器单元的漏极258、262被正向偏置。此导致局部位线264被连结到高正电压。此意指必须使用能够像擦除操作所需要的晶体管那样持续高电压的晶体管来实现第一级列解码器270。此类型的高电压MOS(HVMOS)晶体管与仅读取存储器单元所需要的低电压MOS(LVMOS)类型的晶体管相比具有巨大的区域占用面积及较差的性能。第一级解码器270具有等于列的数量的选择器晶体管数量，而不管分级存储器阵列级的数量如何。因此，第一级解码器270对存储器阵列的芯片面积及性能具有显著的影响，因为每一子阵列具有其自己的列解码器组。
发明内容
本发明说明一种用以最小化存储器装置的列解码器的占用面积且增加存取路径的速度性能的架构。
本发明提供一种具有分级列解码配置的非易失性存储器阵列，所述分级列解码配置具有两个或两个以上列解码级。非易失性存储器阵列包括具有p-阱区域的衬底。多个存储器子阵列形成在所述p-阱区域中。所述存储器子阵列中的每一者具有至少一个一级列解码器以用于选择多个列输出端子中的一者。一级列解码器中的每一者包括多个选择器晶体管。末级解码器在p-阱区域的外部形成。末级解码器从一级列解码器接收列输出信号。
仅末级列解码器形成为所述p-阱区域外部的高电压MOS装置。所述末级解码器中的每一者向读出放大器阵列中的一者提供输出信号。
在存储器擦除操作模式期间，提供高电压以偏置p阱区域。也在存储器擦除操作模式期间，启动多个高电压开关以向一级列解码器中的选择器晶体管的栅极端子提供高电压。
根据本发明的一个方面，一级列解码器形成为所述p-阱区域中的低电压NMOS装置。相反，末级列解码器形成为所述p-阱区域外部的高电压NMOS装置。
根据本发明的另一方面，一个或一个以上中间级列解码器形成在一级列解码器与末级列解码器之间的p-阱中。中间级列解码器中的最末一者具有在存储器擦除操作模式期间启动以向中间级列解码器的栅极端子提供高电压的高电压开关。所述中间级列解码器中的最末一者是高电压NMOS晶体管。
一级列解码器由MOS晶体管形成，所述MOS晶体管有一个端子连接到列输入，有另一端子连接到共用输出点，且有若干栅极端子连接到解码器信号。
根据本发明的架构的优点是列解码器的第一级(其在分级解码中具有最高数量的选择器)通过低电压MOS(LVMOS)装置实现。低电压MOS装置最小化列解码器的总占用面积且增加读取存取路径的性能。仅在最末的分级解码器级中需要高电压(HVMOS)装置，所述最末分级解码器级具有较低数量的选择器晶体管。因此，如果需要，较低数量的三个最末HVMOS装置可使其尺寸增加以在对列解码器电路的总占用面积的影响最小的情况下改善其速度性能。
附图说明
并入本说明书中并形成本说明书的一部分的随附图式图解说明本发明的若干实施例且与本说明一起用于解释本发明的原理。
图1是图解说明接收2n列且服务于2m个读出放大器的典型列解码器的框图。
图2A是图解说明具有一个级的分级的列解码器110的框图。
图2B是图解说明列解码器包括具有2k个选择晶体管的2m个选择器晶体管群组的电路图，所述2k个选择晶体管具有2k个控制信号。
图3是图解说明其中分级的级增加以减少将2n列连接到2m个读出放大器所需的控制信号的数量的配置的框图。
图4是显示以多个独立子阵列组织的存储器的框图，所述多个独立子阵列中的每一者连接到其它列解码器级。
图5是显示形成在p-阱中的两个单NMOS晶体管浮动栅极NMOS EEPROM存储器单元的电路，使得在擦除操作期间p-n结被正向偏置，使得局部位线被连结到高正电压。
图6是图解说明根据本发明的具有减少数量的高电压解码器电路的非易失性存储器架构的框图。
图7是显示具有列解码器电路的两个单晶体管浮动栅极NMOS EEPROM存储器单元的电路图。
具体实施方式
本发明提供一种减小存储器装置的列解码器的占用面积同时增加到存储器的存取路径的速度的存储器配置。
图6图解说明本发明的一个实施例。存储器装置300具有共享共用p-阱区域304的多个子阵列302A、302B、...、302x。共用p-阱区域304内的第一级列解码器306A、306B、...、306x提供从存储器子阵列中的局部列线308A、308B、...、308x到全局列线310的选定连接。
为图解说明额外的分级解码级，图中显示二级列解码器312在同一共用p-阱区域304内部。应注意，可根据列的数量n及所需读出放大器的数量m来添加同一存储器p-阱区域304内部的其它列解码器级。二级列解码器312具有全局列线314。
末级列解码器316被置于存储器阵列300的共用p-阱区域304的外部。置于共用p-阱区域304内部的各种解码器通过低电压MOS(LVMOS)装置实现，而末级列解码器316用高电压MOS(HVMOS)晶体管装置实现且在总线318上向读出放大器320提供信号。
图7图解说明形成在p-阱304中的两个单NMOS晶体管浮动栅极NMOSEEPROM存储器单元350、352。NMOS晶体管350的源极356及漏极358形成为p-阱304中的经掺杂N型区域。NMOS晶体管352的源极360及漏极362也形成为p-阱304中的经掺杂N型区域。这些NMOS晶体管的漏极358、362连接到位线或列线308A。源极356、360连接到源极线366。列线308A将一个列输入提供到第一列解码器306A，所述第一列解码器在列输出线308A上提供选定输出。若干类似EEPROM存储器单元提供于EEPROM存储器单元阵列的两行中。每一对存储器单元连接到单独的位线或列线。到第一列解码器306A的输入信号选择一群组位线中的一者。
在擦除操作期间，隔离的p-阱304通过开关322被连结到高正电压。由p-阱354制造的p-n结及存储器单元的漏极358、362被正向偏置。此导致局部位线308A被连结到高正电压。
参照图6，在擦除操作期间，通过高电压开关322从高电压端子324将高电压施加到存储器p-阱区域304。高电压开关320A、320B、...、320x、320y将解码器306A、306B、...、306x、312的选择器晶体管的栅极保持为与p-阱区域304相同的高电压电平。由于其端子处于相同的电位，因此防止对选择器装置中的低电压晶体管造成破坏。应注意，其漏极及源极实际上处于存储器p-阱区域304减去-0.7V的电压，所述电压是接通p-阱区域304与第一及第二列解码器的MOS晶体管的n-掺杂漏极及源极之间的p-n结的阈值电压。此偏置条件对于低电压MOS装置来说是安全的。
在此配置中，由于第一及第二列解码器306A、306B、...、306x及312的解码器晶体管的p-n结的正向偏置，全局位线310及314被连结到高电压。因此，仅末级列解码器318被置于存储器p-阱304外部，且必须用HVMOS晶体管制作以避免破坏。最末列解码器316还保护读出放大器320的低电压电路。
根据本发明的配置的一个优点是在分级解码方案中具有最大数量的选择器的第一列解码器级用LVMOS装置实现，此减小列解码器的总占用面积。另一优点是LVMOS装置的速度增加。此外，HVMOS晶体管仅用于最末分级级的解码器316中，此需要较小数量的选择器晶体管，使得可增加其尺寸以在对列解码器的总占用面积的影响最小的情况下改善其速度性能。
本发明的此发明性架构可应用于具有至少两个分级列解码器级的任何非易失性存储器阵列，而不管子阵列的数量如何。可视需要实施子阵列大小与分级列解码器级的若干组合。
上文对本发明的具体实施例的说明仅出于图解说明及说明的目的而提供。其并非打算作为穷尽性说明或将本发明限定为所揭示的确切形式，且显而易见可根据上述教示做许多修改及变化。所述实施例的选择及说明旨在最好地解释本发明的原理及其实际应用，从而使所属领域的其它技术人员能够以适合于所构想的特定使用的各种修改来最好地利用本发明及各种实施例。本发明的范围打算由所附申请专利范围及其等效物来界定。

Claims (12)

1.一种具有带有两个或两个以上列解码级的分级列解码配置的非易失性存储器阵列，其包含：
衬底，其具有p-阱区域；
多个存储器子阵列，其形成在所述p-阱区域中，所述存储器子阵列中的至少一者具有用于选择多个列输出端子中的一者的一级列解码器；
末级列解码器，其形成在所述p-阱区域外部且经配置以从所述一级列解码器接收列输出信号，所述末级列解码器形成为所述p-阱区域外部的高电压装置；
第一高电压开关，其经配置以在存储器擦除操作模式期间被启动且提供高电压以偏置所述p-阱区域；及
多个高电压开关，其经配置以在存储器擦除操作模式期间被启动且向所述一级列解码器中的多个选择器晶体管的相应栅极端子提供高电压。
2.如权利要求1所述的非易失性存储器阵列，其中所述末级列解码器经配置以向读出放大器提供输出信号。
3.如权利要求1所述的非易失性存储器阵列，其中所述一级列解码器形成为所述p-阱区域中的低电压装置。
4.如权利要求1所述的非易失性存储器阵列，其中所述末级列解码器经配置以向读出放大器提供输出信号。
5.如权利要求1所述的非易失性存储器阵列，其中所述第一高电压开关耦合在高电压源极端子与所述p-阱区域之间。
6.如权利要求1所述的非易失性存储器阵列，其中所述多个高电压开关耦合在所述一级列解码器中的所述多个选择器晶体管的高电压源极端子与相应的栅极端子之间。
7.如权利要求1所述的非易失性存储器阵列，其中所述末级列解码器形成为所述p-阱区域外部的高电压NMOS装置。
8.如权利要求1所述的非易失性存储器阵列，其进一步包含一个或一个以上中间级列解码器。
9.如权利要求8所述的非易失性存储器阵列，其中所述一个或一个以上中间级列解码器形成在所述一级列解码器与所述末级列解码器之间的所述p-阱中。
10.如权利要求8所述的非易失性存储器阵列，其中所述中间级列解码器中的至少一者具有经配置以在存储器擦除操作模式期间被启动且向所述一个或一个以上中间级列解码器的栅极端子提供高电压的高电压开关。
11.如权利要求8所述的非易失性存储器阵列，其中所述一个或一个以上中间级列解码器是低电压NMOS晶体管。
12.如权利要求1所述的非易失性存储器阵列，其中所述一级列解码器由MOS晶体管形成，所述MOS晶体管具有连接到列输入的第一端子、连接到共用输出点的第二端子及耦合到解码器信号线的若干栅极端子。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8995178B1 (en) * 2013-10-31 2015-03-31 Freescale Semiconductor, Inc. SRAM with embedded ROM
US9972395B2 (en) * 2015-10-05 2018-05-15 Silicon Storage Technology, Inc. Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
US11423981B2 (en) 2020-12-10 2022-08-23 Micron Technology, Inc. Decoding for a memory device
US11417394B2 (en) 2020-12-11 2022-08-16 Micron Technology, Inc. Decoding for a memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1152173A (zh) * 1995-11-09 1997-06-18 株式会社日立制作所 在单元阵列上带有网格式电源和信号总线的系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR100548037B1 (ko) * 1997-06-19 2006-01-31 가부시키가이샤 히타치세이사쿠쇼 반도체 기억장치
KR100744103B1 (ko) * 1997-12-30 2007-12-20 주식회사 하이닉스반도체 플래쉬메모리장치의로우디코더
JP2000113670A (ja) * 1998-10-05 2000-04-21 Mitsubishi Electric Corp 同期型半導体記憶装置
JP3838607B2 (ja) * 1999-03-17 2006-10-25 松下電器産業株式会社 半導体集積回路装置
EP1047077A1 (en) * 1999-04-21 2000-10-25 STMicroelectronics S.r.l. Nonvolatile memory device with double hierarchical decoding
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
US6751159B2 (en) * 2001-10-26 2004-06-15 Micron Technology, Inc. Memory device operable in either a high-power, full-page size mode or a low-power, reduced-page size mode
JP2003151267A (ja) * 2001-11-09 2003-05-23 Fujitsu Ltd 半導体記憶装置
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
JP4290618B2 (ja) * 2004-07-27 2009-07-08 Ｎｅｃエレクトロニクス株式会社 不揮発性メモリ及びその動作方法
US7286439B2 (en) * 2004-12-30 2007-10-23 Sandisk 3D Llc Apparatus and method for hierarchical decoding of dense memory arrays using multiple levels of multiple-headed decoders

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1152173A (zh) * 1995-11-09 1997-06-18 株式会社日立制作所 在单元阵列上带有网格式电源和信号总线的系统

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Publication number Publication date
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TW200837765A (en) 2008-09-16
WO2008057835A2 (en) 2008-05-15

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