CN110663184A - 双电源轨共源共栅驱动器 - Google Patents

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Abstract

一种方法包括将第一电压施加到与第二p沟道FET串联连接的第一p沟道FET的源极，将低于第一电压的第二电压施加到与第四p沟道FET串联连接的第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到与第一n沟道FET串联连接的第二n沟道FET的源极，第二p沟道FET、第四p沟道FET和第一n沟道FET的漏极在包括用于输出输出信号的输出端子的连接点处连接，以及基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。

Description

双电源轨共源共栅驱动器
技术领域
本发明总体涉及集成电路存储器，具体涉及自动切换双电源轨共源共栅驱动器。
背景技术
场效应晶体管(FET)器件的小型化已不断地推进，以实现更高的集成度和更高的集成电路性能。众所周知，FET的尺寸是按照所谓的“缩放比例原则”(scalinglaw)减小的。按照缩放比例原则，FET的栅极氧化膜的厚度随着世代—即技术节点—的变化而变得更薄。例如，在14nm(纳米)技术节点中，栅氧化膜的厚度为约1.2nm，栅长度为约20nm。这一代的技术节点面积约为196nm2。在该技术节点中，例如，FET器件的容许电压可以约为0.8V。术语“容许电压”可以指在不影响FET使用寿命的情况下恒定地或连续地施加到FET的电压。
在互补金属氧化物半导体(CMOS)技术中，可以可靠地暴露于常规(例如0.8V)和高(例如1.4V)电压。在14纳米技术节点附近薄氧化物FET和厚氧化物FET，FET的类型从平面化变成了鳍片化，从而进一步扩大了规模，结果，器件制造转变为仅薄氧化物FET。由于薄氧化物FET的特性，长期暴露在高电压下可能会损坏薄氧化物FET，特别是栅极电介质和源极/漏极扩散结，这反过来可能会缩短薄氧化物FET器件的寿命。
发明内容
根据本发明的实施例，提供了一种驱动器，其包括第一p沟道场效应晶体管(FET)、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET、第二n沟道FET和输出端子。第一p沟道FET和第二p沟道FET串联连接。第三p沟道FET和第四p沟道FET串联连接。第一n沟道FET和第二n沟道FET串联连接。输出端子输出输出信号。输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点。第一电压被施加到第一p沟道FET的源极。低于第一电压的第二电压被施加到第三p沟道FET的源极。低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极。第一电压、第二电压和第三电压的其中之一基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号而被从输出端子输出。
根据本发明的另一实施例，提供了一种动态随机存取存储器(DRAM)，其包括以阵列布置的多个存储器以及用于驱动所述存储器的驱动器。每个存储器具有至少一个存取场效应晶体管(FET)和一个存储电容器。驱动器耦合到相应存储器的每个门。驱动器包括第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET、第二n沟道FET和输出端子。第一p沟道FET和第二p沟道FET串联连接。第三p沟道FET和第四p沟道FET串联连接。第一n沟道FET和第二n沟道FET串联连接。输出端子输出输出信号。输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点。第一电压被施加到第一p沟道FET的源极。低于第一电压的第二电压被施加到第三p沟道FET的源极。低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极。基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极的输入信号，从输出端子输出第一电压，第二电压和第三电压中的一个。
根据本发明的又一个实施例，提供了一种闪存，其包括以阵列布置的多个存储器以及用于驱动该存储器的驱动器。每个存储器具有至少一个存取场效应晶体管(FET)和一个存储电容器。驱动器耦合到相应存储器的每个门。驱动器包括第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET、第二n沟道FET和输出端子。第一p沟道FET和第二p沟道FET串联连接。第三p沟道FET和第四p沟道FET串联连接。第一n沟道FET和第二n沟道FET串联连接。输出端子输出输出信号。输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点。第一电压被施加到第一p沟道FET的源极。低于第一电压的第二电压被施加到第三p沟道FET的源极。低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极。基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
根据本发明的又一个实施例，提供了一种铁电随机存取存储器(FeRAM)，其包括以阵列布置的多个存储器以及用于驱动所述存储器的驱动器。每个存储器具有至少一个存取场效应晶体管(FET)和一个存储电容器。驱动器耦合到相应存储器的每个门。驱动器包括第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET、第二n沟道FET和输出端子。第一p沟道FET和第二p沟道FET串联连接。第三p沟道FET和第四p沟道FET串联连接。第一n沟道FET和第二n沟道FET串联连接。输出端子输出输出信号。输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点。第一电压被施加到第一p沟道FET的源极。低于第一电压的第二电压被施加到第三p沟道FET的源极。低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极。基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
根据本发明的又一个实施例，提供了一种磁阻随机存取存储器(MRAM)，其包括以阵列布置的多个存储器以及用于驱动所述存储器的驱动器。每个存储器具有至少一个存取场效应晶体管(FET)和一个存储电容器。驱动器耦合到相应存储器的每个门。驱动器包括第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET、第二n沟道FET和输出端子。第一p沟道FET和第二p沟道FET串联连接。第三p沟道FET和第四p沟道FET串联连接。第一n沟道FET和第二n沟道FET串联连接。输出端子输出输出信号。输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点。第一电压被施加到第一p沟道FET的源极。低于第一电压的第二电压被施加到第三p沟道FET的源极。低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极。基于输入到第一p沟道FET，第三p沟道FET，第四p沟道FET和第二个n沟道FET的相应栅极的输入信号，从输出端子输出第一电压，第二电压和第三电压中的一个。
附图说明
结合以下各附图，将最好地理解以下通过示例但并非是将本发明仅限定于示例的方式的详细说明，附图中：
图1是根据本公开实施例的动态随机存取存储器的电路图；
图2是根据本公开的实施例的驱动器的电路图；
图3是根据本公开的实施例的驱动器的操作的时序图；和
图4是根据本公开的实施例的电平移位器的框图。
附图未必按比例绘制。附图仅是示意性表示，并非意图描绘本发明的特定参数。附图仅旨在描绘本发明的典型实施例。附图中相同的标号表示相同的元素。
具体实施方式
本文公开了要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅是可以以各种形式体现的所要求保护的结构和方法的说明。然而，本发明可以以许多不同的形式来实施，并且不应被解释为限于在此阐述的示例性实施例。在说明书中，可以省略众所周知的特征和技术的细节，以避免不必要地混淆所呈现的实施例。
为了在下文中的描述的目的，诸如“上”、“下”、“右”、“左”、“垂直”、“水平”、“顶”、“底”及其派生词等术语与本发明涉及公开的结构和方法有关，如附图所示。诸如“在...上方”、“在上方”、“在顶部”、“在顶上”、“位于...上”或“位于顶部”之类的术语是指第一元素(例如第一结构)存在于第二元素(例如第二结构)上，其中在第一元素和第二元素之间可以存在中间元素，例如界面结构。术语“直接接触”是指第一元素(例如第一结构)和第二元素(例如第二结构)在这两个元素的界面处没有任何中间的导电、绝缘或半导体层的情况下被连接。
为了不模糊本发明的实施例的呈现，在下面的详细描述中，可能将本领域中已知的一些处理步骤或操作组合在一起以用于呈现和用于说明目的，并且在某些情况下，可能没有详细描述。在其他情况下，可能根本不描述本领域中已知的一些处理步骤或操作。应当理解，以下描述相当集中于本发明的各种实施例的独特特征或元素。
如上所述，在CMOS技术中，可以将薄氧化物FET和厚氧化物FET暴露于常规(例如0.8V)和高(例如1.4V)电压。在14纳米技术节点附近，FET的类型从平面化变成了鳍片化，以进一步扩大规模，结果，器件制造仅转变为薄氧化物FET。由于薄氧化物FET的特性，长期暴露在高电压下可能会损坏薄氧化物FET，特别是栅极电介质和源极/漏极扩散结，这反过来可能会缩短薄氧化物FET器件的寿命。
例如，存储器由单元(存储节点)、存取器件、字线(WL)和位线(BL)组成。存取器件通常是薄氧化物FET，可允许更高的电流并减小单元面积。但是，可能有一个WL驱动器通过驱动存取器件栅极来存取WL旁边的单元，该驱动器通常使用厚氧化物技术来构造，以便可靠地驱动更高的电压，因为其持续地暴露于高电压。
减少存取器件(薄氧化物场FET)的高电压暴露时间可能是保持FET特性并避免栅介质和源/漏扩散结击穿的根本。共源共栅方法可以使薄氧化物FET电路在连续暴露于高电压下能正常工作，然而却仅支持单个电源轨驱动器。由于无限的高电压暴露，这可能会导致存取器件(薄氧化物FET)的使用寿命缩短。
本公开的实施例可以提供一种双电源轨共源共栅驱动器，其可以支持常规电压和高电压，并且限制了对存取器件(薄氧化物FET)的高电压暴露时间以延长设备寿命。
在下文中，术语“薄氧化物技术”将用于指代主题技术节点的技术。术语“厚氧化物技术”将用于指代先前技术节点的技术，该技术节点可以包括在本技术节点之前的一个或多个节点的技术节点。应当注意，薄氧化物技术的容许电压通常低于厚氧化物技术的容许电压。
现在参考图1，示出了根据本公开的实施例的动态随机存取存储器(DRAM)1的电路图。如图1所示，DRAM 1可以包括一个字线驱动器电路10、一个位线驱动器电路20、存储单元阵列30、字线(W/L)11和位线(B/L)21。
存储单元阵列30可以包括以行和列布置的多个存储单元31。每个存储单元31可以包括存储电容器311和耦合到存储电容器311的存取器件312。包括存储电容器311和存取器件312的每组被串联耦合在对应的字线11和对应的位线21之间。存储电容器311可以是存储信息的电容器。存取器件312可以包括例如FET。具体地，可以使用薄氧化物技术来形成存取器件312，以便减小存取器件312的尺寸，增加DRAM 1的密度。
字线驱动器电路10可以包括多个驱动器(W/L驱动器)100。每个驱动器100连接到对应的字线11的一端。字线驱动器10驱动对应的字线11。
位线驱动器电路20可以包括多个位驱动器(未示出)。每个位驱动器连接到对应的位线21的一端。位线驱动器电路20向/从存储单元31输入/输出信息(数据)。
每条字线11连接到沿着行方向对准的存取器件312的栅极(未示出)。类似地，每条位线21连接到沿列方向对准的存取器件312的源极(未示出)。
每个存取器件312可以允许选择相应的存储电容器311以进行读取和写入操作。换句话说，驱动器100可以基于被断言的对应字线11来选择存储电容器311的每行用于读取和写入操作。
驱动相应字线11的每个驱动器100可以是DRAM 1的字线驱动器。每个驱动器100的负载可以包括存取器件312的栅极。更具体地说，每个驱动器100可以施加预定电压。存取器件312的栅极上的栅极电压控制存取器件312的导通/截止(ON/OFF)状态。
在本实施例中，将多个电压作为预定电压施加到存取器件312的栅极。
更具体地说，在本实施例中，存取器件312结合了薄氧化物技术，并且过量电压被施加到存取器件312。该过量电压可以是高于恒定地或连续地施加到存取器件312的容许电压的电压。通常，FET的端子(例如栅极、源极和漏极)之间的击穿会缩短FET 312的寿命。
在其中FET可以包括绝缘体上硅(SOI)结构的实施例中，栅极和源极之间的击穿电压以及栅极和漏极之间的击穿电压，低于源极和漏极之间的击穿电压。
在其中FET可以包括体结构的实施例中，可以将栅极与主体之间的击穿添加到SOI结构中。然而，因为可以在主体中形成耗尽层，所以栅极与主体之间的击穿电压高于栅极与源极之间以及栅极与漏极之间的击穿电压。
因此，从延长设备的寿命的观点来看，可能最好是将施加在栅极和源极之间的电压和施加在栅极和漏极之间的电压保持在等于或低于容许电压。另一方面，向存取器件312施加高电压可以提高操作速度(存取速度)。
因此，本公开的实施例可以提供向存取器件312施加高电压的方法。在一个实施例中，存取器件312可以包括较厚的氧化膜。应当注意，在该实施例中，可以增加存取器件312(FET)的尺寸。在另一个实施例中，施加高电压的时间受到限制或约束。在该实施例中，可以仅使用包括薄氧化膜的FET来制造集成电路，因为可以在集成电路中获得更高的密度。应当注意，在该实施例中，高电压的施加可以限于需要高操作速度的处理，例如，在存储器上的写入过程。还应当注意，在读取过程中，可能不需要高电压，因此可以使用容许电压来代替高电压。
此外，要求向存取器件312提供较高电压的器件(例如驱动器100)将在端子之间施加的电压限制为等于或低于容许电压的电压，以防止该器件缩短其自己的寿命电压。
在本实施例中，每个驱动器100可以产生不同的电压。更具体地，每个驱动器100可以在容许电压(正常电压)和高于容许电压的过电压(高电压)之间切换电压。换句话说，每个驱动器100可以限制将相应的存取器件312暴露于高电压的时间段，以延长存取器件312的寿命。在一些实施例中，驱动器100可以包括动态切换的双电源轨共源共栅驱动器。。
此外，每个驱动器100可以包括薄氧化物技术。驱动器100的结构可以防止驱动器100缩短其自身寿命。换句话说，驱动器100的结构可以防止向构成驱动器100的器件连续施加高电压。
现在参考图2，示出了根据本公开的实施例的驱动器100的电路图。在下文中，将常规电压称为低电压VDD。将过电压称为高电压VPP(VPP>VDD)。将低于低电压VDD的参考电压表示为参考电压VSS(VDD>VSS)。将低电压VDD与参考电压VSS之间的电压表示为中间电压VMID(VDD>VMID>VSS)。低电压VDD、高电压VPP和中间电压都基于参考电压VSS。通常可以将参考电压VSS设置为0V。在该实施例中，也可以将高电压VPP称为“第一电压”，将低电压VDD称为“第二电压”，并且将参考电压VSS称为“第三电压”。
如图2所示驱动器100可以包括四个p沟道FET P0、P1、P2、P3和两个n沟道FET N0、N1。
FET P1的漏极耦合到FET P0的源极。FET P3的漏极耦合到FET P2的源极。FET N0的源极耦合到FET N1的漏极。FET N0的漏极耦合到FET P0的漏极和FET P2的漏极。在该实施例中，高电压VPP被施加到FET P1的源极，低电压VDD被施加到FET P3的源极，并且参考电压VSS被施加到FET N1的源极。
在图2所示的实施例中，在驱动器100中提供了两个分开的轨(一个高电压轨和一个低电压轨)。换句话说，驱动器100可以用作双电源轨驱动器。穿过FET P1、FET P0、FET N0和FET N1的轨代表高电压轨，而穿过FET P3、FET P2、FET N0和FET N1的轨代表低电压轨。
在该实施例中，将中间电压VMID恒定地施加到FET P0的栅极，并且将低电压VDD恒定地施加到FET N0的栅极。
此外，输入信号IN1、IN2、IN3被馈送到驱动器100。输入信号IN1被馈送到FET N1的栅极和在低电压VDD和参考电压VSS之间切换的FET P3的栅极。在该实施例中，输入信号IN1具有幅度VDD-VSS。输入信号IN2被馈送到在高电压VPP和中电压VMID之间切换的FET P1的栅极。在该实施例中，输入信号IN2具有幅度VPP-VMID。输入信号IN3被馈送到在高电压VPP和参考电压VSS之间切换的FET P2的栅极。在该实施例中，输入信号IN3具有幅度VPP-VSS。
应当注意，FET P0的漏极、FET P2的漏极和FET N0的漏极的连接点(未示出)代表用于输出输出信号OUT0的输出点。
p沟道FET P1也可以被称为“第一p沟道FET”，p沟道FET P0也可以被称为“第二p沟道FET”，p沟道FET P3也可以被称为“第三p沟道FET”，p沟道FET P2可以称为“第四p沟道FET”，n沟道FET N0也可以称为“第一n沟道FET”，n沟道FET N1也可以被称为“第二n沟道FET”，并且用于输出输出信号OUT0的输出点也可以被称为“输出端子”。
在下文中，将说明驱动器100的操作。在一个实施例中，例如，高电压VPP可以为大约1.4V，低电压VDD可以为大约0.8V，参考电压VSS可以为大约0V，并且中间电压VMID可以为大约0.6V。可以假设p沟道FET P0、P1、P2、P3的电压约为-0.2V，并且可以假设n沟道FET N0、N1的阈值电压约为0.2V。在一些实施例中，中间电压VMID可以被计算为VMID＝VPP-VDD。
在该实施例中，FET P0可以通过恒定地施加到FET P0的栅极的中间电压VMID而处于弱导通状态。另外，FET N0可以通过恒定地施加到FET N0的栅极的低电压VDD而处于强导通状态。
现在参考图3，示出了根据本公开的实施例的驱动器100的操作的时序图。在该实施例中，水平轴指示时间(ns)，而垂直轴指示输入信号IN1、IN2、IN3和输出信号OUT0的电压。驱动器100在1.0ns至2.0ns的时间段内输出高电压VPP(1.4V)，在3.0ns至4.0ns的时间段内输出低电压VDD(0.8V)，在其余时间段输出参考电压VSS(0V)。
在时间0.0ns处，输入信号IN1为低电压VDD(0.8V)，输入信号IN2为高电压VPP(1.4V)，输入信号IN3为参考电压VSS(0V)。
现在同时参考图2和图3，具有被施加以输入信号IN2(1.4V)的栅极的FET P1处于截止状态。具有被施加以输入信号IN3(0V)的栅极的FET P2处于导通状态。具有被施加以输入信号IN1(0.8V)的栅极的FET P3处于截止状态。具有被施加以输入信号IN1(0.8V)的栅极的FET N1处于导通状态。如上所述，具有被恒定地施加以低电压VDD的栅极的FET N0处于强导通状态。
这里，包括在高电压轨中的FET P1处于截止状态，并且包括在低电压轨中的FETP3也处于截止状态，使得高电压VPP和低电压VDD均不被作为输出信号OUT0输出。相反，FETN1和FET N0处于导通状态，使得输出信号OUT0变为参考电压VSS(0V)。
由于将中间电压VMID(0.6V)施加到FET P0的栅极，所以FET P1的漏极和FET P0的源极的连接点npp的电压保持等于或高于中间电压VMID。例如，如果已向连接点npp施加1.4V，则连接点npp的电压变为0.6V。
由于将参考电压VSS(0V)施加到FET P2的栅极，所以FET P2处于强导通状态。因此，FET P3的漏极与FET P2的源极之间的连接点ndp的电压为0V。
由于FET N1和FET N0处于强导通状态，因此FET N1的漏极和FET N0的源极之间的连接点ndn的电压变为0V。
在另一个实施例中，可以将稳态电压施加到图2的FET器件。应注意，“稳态电压”是指恒定或连续施加到FET器件的电压。在该实施例中，可以如下地施加稳态电压：
在FET P1中，栅极(IN2：1.4V)和源极(VPP：1.4V)之间的电压，即栅极-源极电压，可以是0V，栅极(IN2：2之间的电压：1.4V)和漏极(npp：0.6V)，即栅极至漏极电压可以为0.8V，源极(VPP：1.4V)和漏极之间的电压(npp：0.6V)，即源极-漏极电压可以是0.8V。
在FET P0中，栅极(VMID：0.6V)和源极(npp：0.6V)之间的电压可以是0V，栅极(VMID：0.6V)和漏极之间的电压(OUT0：0V)为0.6V，源极(npp：0.6V)和漏极(OUT0：0V)之间的电压可以为0.6V。
在FET P3中，栅极(IN1：0.8V)与源极(VDD：0.8V)之间的电压可以为0V，栅极(IN1：0.8V)与漏极之间的电压(ndp：0V)可以是0.8V，源极(VDD：0.8V)和漏极(ndp：0V)之间的电压可以是0.8V。
在FET P2中，栅极(IN3：0V)和源极(ndp：0V)之间的电压可以是0V，栅极(IN3：0V)和漏极之间的电压(OUT0：0V)可以是0V，源极(ndp：0V)和漏极(OUT0：0V)之间的电压可以是0V.
在FET N1中，栅极(IN1：0.8V)和源极(VSS：0V)之间的电压可以是0.8V，栅极(IN1：0.8V)和漏极(ndn：0V)可以是0.8V，源极(VSS：0V)和漏极(ndn：0V)之间的电压可以是0V.
在FET N0中，栅极(VDD：0.8V)和源极(ndn：0V)之间的电压可以是0.8V，栅极(VDD：0.8V)和漏极(OUT0：之间的电压：0V)可以是0.8V，源极(ndn：0V)和漏极(OUT0：0V)之间的电压可以是0V.
如上所述，在时间0.0ns处，驱动器100中包括的所有FET器件的栅极与源极、栅极与漏极以及源极与漏极之间的每个电压等于或低于低电压VDD(0.8V)，后者代表薄氧化物技术的容许电压。
在时间1.0ns处，输入信号IN1从低电压VDD(0.8V)切换到参考电压VSS(0V)，输入信号IN2从高电压VPP(1.4V)切换到中间电压VMID(0.6V)，并且输入信号IN3从参考电压VSS(0V)切换到高电压VPP(1.4V)。
具有施加有输入信号IN1(0V)的栅极的FET N1截止。这断开了用于输出参考电压VSS的供电轨。此外，在栅极被施加了输入信号IN1(0V)的FET P3导通。
具有施加有输入信号IN3(1.4V)的栅极的FET P2截止。即使FET P3处于导通状态，这也断开了用于输出低电压VDD的低电压轨。
具有施加有输入信号IN2(0.6V)的栅极的FET P1导通。而且，FET P0处于导通状态。这就通过经由FET P1和FET P0的轨将输出信号OUT0从参考电压VSS(0V)切换到高电压VPP(1.4V)。
然后，FET P0的漏极与FET P1的源极之间的连接点npp的电压变为高电压VPP(1.4V)。
由于FET P3处于足够或强的导通(ON)状态，因此FET P3的漏极与FET P2的源极之间的连接点ndp的电压保持为低电压VDD(0.8V)。
由于FET N0处于导通状态，因此FET N1的漏极与FET N0的源极之间的连接点ndn的电压为0.8V。
如上所述，在时间1.0ns处，高电压VPP(1.4V)通过高电压轨作为输出信号OUT0输出。
在FET P1中，栅极(IN2：0.6V)与源极(VPP：1.4V)之间的电压为0.8V，栅极(IN2：0.6V)与漏极(npp：1.4V)之间的电压为0.8V，源极(VPP：1.4V)和漏极(npp：1.4V)之间的电压为0V。
在FET P0中，栅极(VMID：0.6V)与源极(npp：1.4V)之间的电压为0.8V，栅极(VMID：0.6V)与漏极之间的电压(OUT0：1.4)V)为0.8V，源极(npp：1.4V)和漏极(OUT0：1.4V)之间的电压为0V。
在FET P3中，栅极(IN1：0V)和源极(VDD：0.8V)之间的电压为0.8V，栅极(IN1：0V)和漏极(ndp：0.8V)之间的电压为0.8V，源极(VDD：0.8V)和漏极(ndp：0.8V)之间的电压为0V。
在FET P2中，栅极(IN3：1.4V)与源极(ndp：0.8V)之间的电压为0.6V，栅极(IN3：1.4V)与漏极(OUT0：1.4V)之间的电压为0V，源极(ndp：0.8V)和漏极(OUT0：1.4V)之间的电压为0.6V。
在FET N1中，栅极(IN1：0V)与源极(VSS：0V)之间的电压为0V，栅极(IN1：0V)与漏极之间的电压(ndn：0.8V)为0.8V，源极(VSS：0V)和漏极(ndn：0.8V)之间的电压为0.8V。
在FET N0中，栅极(VDD：0.8V)和源极(ndn：0.8V)之间的电压为0V，栅极(VDD：0.8V)和漏极(OUT0：1.4V之间的电压为0.6V，源极(ndn：0.8V)和漏极(OUT0：1.4V)之间的电压为0.6V。
如上所述，在时间1.0ns处，驱动器100中包括的所有FET器件的栅极和源极、栅极和漏极以及源极和漏极之间的每个电压等于或低于代表薄氧化物技术的容许电压的低电压VDD(0.8V)。
在时间2.0ns处，输入信号IN1从参考电压VSS(0V)切换到低电压VDD(0.8V)，输入信号IN2从中间电压VMID(0.6V)切换到高电压VPP(1.4V)，并且输入信号IN3从高电压VPP(1.4V)切换到参考电压VSS(0V)。
该状况与在时间0.0ns处相同。更具体地，输出信号OUT0变为参考电压VSS(0V)。FET P1处于截止状态，FET P2处于导通状态，FET P3处于截止状态，而FET N1处于导通状态。FET P0和FET N0始终处于导通状态。
在时间3.0ns处，输入信号IN1从低电压VDD(0.8V)切换到参考电压VSS(0V)。输入信号IN2保持在高电压VPP(1.4V)，输入信号IN3保持在参考电压VSS(0V)。
具有施加有输入信号IN1(0V)的栅极的FET N1截止。这将断开用于输出参考电压VSS(0V)的供电轨。具有施加有输入信号IN1(0V)的栅极的FET P3导通。由于FET P2处于导通状态，因此经由FET P3和FET P2连接了用于输出低电压VDD(0.8V)的低电压轨。换句话说，低电压VDD(0.8V)被作为输出信号OUT0输出。
相反，由于FET P1处于截止状态，所以用于输出高电压VPP的高电压轨被断开。
如上所述，在时间3.0ns处，低电压VDD(0.8V)通过低电压轨作为输出信号OUT0输出。
由于将中间电压VMID(0.6V)施加到FET P0的栅极，通过导通状态的FET P0，FETP1的漏极与FET P0的源极之间的连接点npp的电压为输出信号OUT0(VDD：0.8V)的电压。
由于FET P2和FET P3处于强导通状态，因此FET P3的漏极与FET P2的源极之间的连接点ndp的电压为低电压VDD(0.8V)。
由于输出信号OUT0是低电压VDD(0.8V)，通过处于导通状态的FET N0，FET N1的漏极和FET N0的源极之间的连接点ndn的电压是输出信号OUT0的电压(VDD：0.8V)。
在FET P1中，栅极(IN2：1.4V)和源极(VPP：1.4V)之间的电压为0V，栅极(IN2：1.4V)和漏极(npp：0.8V之间的电压为0.6V，源极(VPP：1.4V)和漏极(npp：0.8V)之间的电压为0.6V.
在FET P0中，栅极(VMID：0.6V)和源极(npp：0.8V)之间的电压为0.2V，栅极(VMID：0.6V)和漏极(OUT0：0.8)之间的电压为0.2V，源极(npp：0.8V)和漏极(OUT0：0.8V)之间的电压为0V。
在FET P3中，栅极(IN1：0V)和源极(VDD：0.8V)之间的电压为0.8V，栅极(IN1：0V)和漏极(ndp：0.8V)之间的电压为0.8V，源极(VDD：0.8V)和漏极(ndp：0.8V)之间的电压为0V。
在FET P2中，栅极(IN3：0V)与源极(ndp：0.8V)之间的电压为0.8V，栅极(IN3：0V)与漏极之间的电压(OUT0：0.8V)为0.8V，源极(ndp：0.8V)和漏极(OUT0：0.8V)之间的电压为0V。
在FET N1中，栅极(IN1：0V)与源极(VSS：0V)之间的电压为0V，栅极(IN1：0V)与漏极之间的电压(ndn：0.8)V)为0.8V，源极(VSS：0V)和漏极(ndn：0.8V)之间的电压为0.8V。
在FET N0中，栅极(VDD：0.8V)和源极(ndn：0.8V)之间的电压为0V，栅极(VDD：0.8V)和漏极(OUT0：0.8V)之间的电压为0V，源极(ndn：0.8V)和漏极(OUT0：0.8V)之间的电压为0V.
如上所述，在时间3.0ns处，驱动器100中包括的所有器件(FET)的栅极与源极、栅极与漏极以及源极与漏极之间的每个电压等于或低于低电压VDD(0.8V)，后者是薄氧化物技术所允许的电压。
在时间4.0ns处，输入信号IN1从基准电压VSS(0V)切换到低电压VDD(0.8V)，输入信号IN2保持在高电压VPP(1.4V)，并且输入信号IN3保持在参考电压VSS(0V)。
该状况条件与在时间0.0ns处和在时间2.0ns处的相同。输出信号OUT0也变成基准电压VSS(0V)。
如上所述，驱动器100输出两个不同的电压，即高电压VPP和低电压VDD，作为输出信号OUT0。控制用于输出高电压VPP的时间段使得能够限制存取器件312暴露于高电压VPP的时间段。
在该示例中，改变输入信号IN1、IN2、IN3的组合导致将输出信号OUT0在高电压VPP和低电压VDD之间切换。应当注意，如图3所示，在该示例中，输出信号OUT0的上升时间和下降时间小于0.1ns。
驱动器100可以防止构成驱动器100的FET器件(FETs)在各自的栅极和源极之间、栅极和漏极之间以及源极和漏极之间被施加高电压VPP。这可以使得能够与存取器件312类似地使用薄氧化物技术来制造驱动器100。更具体地，可以使用薄氧化物技术来制造驱动器100和存取器件312，这可以简化驱动器100和存取器件312的制造工艺。
应当注意，在具有FET P1、P0、N0和N1的高电压轨中，FET P1和FET N1构成驱动器100中的反相器电路，在FET P1和FET N1之间提供的FET P0和FET N0的是所谓的共源共栅器件。
当输出信号OUT0是高电压VPP时，FET P0可以通过防止向FET P1施加高电压VPP来保护FET P1。
当输出信号OUT0是高电压VPP时，FET N0可以通过防止向FET N1施加高电压VPP来保护FET N1。
具体地说，诸如FET P0、N0之类的共源共栅器件分散高电压VPP，以防止高电压VPP被施加到FET P0、P1、P2、P3、N0和N1中的每一个。
此外，当输出信号OUT0为高电压VPP时，FET P2截止以保护FET P3，防止向FET P3施加高电压VPP。另一方面，FET P2导通以将低电压提供给输出信号OUT0。
应当注意，FET P2可以动态地进行导通/截止的切换。这意味着FET P2不同于常规的共源共栅器件，诸如其栅极被施加固定电压的FET P0、N0。
在以上实施例中，驱动器100被提供或布置在DRAM 1中，然而，驱动器100可以被布置在其他类型的存储设备中。
例如，驱动器100可以被设置在闪存(flash memory)中。闪存可以在存取器件中包括浮栅。在将驱动器100设置在闪存中的实施例中，闪存可以不包括存储电容器311。
例如，可以在铁电随机存取存储器(FeRAM)中提供驱动器100。FeRAM可以包括铁电材料(膜)来代替存储电容器311。在FeRAM中，铁电材料可以根据施加的电压的极性来改变极化。
例如，驱动器100可以设置在磁阻随机存取存储器(MRAM)中。MRAM可以包括隧道磁阻膜来取代存储电容器311。MRAM利用磁阻效应，根据磁化角度改变导电性。
例如，驱动器100可以设置在相变存储器(PCM)中。PCM可以包括相变材料(膜)来代替存储电容器311。PCM利用根据相变的电阻的改变。
例如，驱动器100可以设置在电阻性随机存取存储器(RRAM)中。RRAM可以包括高度相关的电子系统材料来取代存储电容器311。RRAM利用巨大的电-阻(CER)效应，通过施加电压来广泛地改变电阻。
例如，驱动器100可以设置在液晶显示面板中，用以控制其液晶像素。
例如，驱动器100可以设置在有机发光二极管(OLED)显示面板中，用以控制其OLED像素。
现在参考图4，示出了根据本公开的实施例的电平转换器300的框图。如上所述，驱动器100可以接收具有幅度(VDD-VSS)的输入信号IN1，具有幅度(VPP-VMID)的输入信号IN2和具有幅度(VPP-VSS)的输入信号IN3。驱动器100的驱动电路不限于特定电路。例如，具有振幅(VDD-VSS)的输入信号IN1可以由常规电路(未示出)产生。另一方面，具有幅度(VPP-VSS)的输入信号IN3具有比具有幅度(VDD-VSS)的输入信号IN1更宽的幅度。另外，具有幅度(VPP-VMID)的输入信号IN2具有比具有幅度(VDD-VSS)的输入信号IN1更复杂的幅度。输入信号IN2和输入信号IN3尤其可以由图4所示的电平移位器300生成。
电平移位器300可以接收具有幅度(VDD-VSS)的输入信号IN10以生成并输出具有幅度(VPP-VSS)的输出OUT5(输入IN3)和输出OUT4(输入IN2)具有振幅(VPP-VMID)。
根据本公开的一个实施例，驱动器可以包括：串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET；串联连接的第三p沟道FET和第四p沟道FET；串联连接的第一n沟道FET和第二n沟道FET；用于输出输出信号的输出端子，该输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中将第一电压施加到第一p沟道FET的源极，将低于第一电压的第二电压施加到第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到第二n沟道FET的源极，并且基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应的栅极的输入信号，从该输出端子输出第一电压、第二电压和第三电压中的一个。
将等于或小于第二电压和第三电压之间的差电压的电压恒定地施加到第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET和第二n沟道FET的相应栅极-源极(gate-to-source)和相应栅极-漏极(gate-to-drain)。
第二p沟道FET、第四p沟道FET和第一n沟道FET是共源共栅器件，用于防止施加的电压恒定地超过第二电压和第三电压之间的差电压，所施加的电压是施加到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极-源极和相应栅极-漏极的电压。
对第二p沟道FET的栅极和第一n沟道FET的栅极分别施加固定电压。
在从输出端子输出第一电压的情况下，将第一p沟道FET设置为导通，将第三p沟道FET设置为导通，将第四p沟道FET设置为导通，将第二n沟道FET设置为截止。
在从输出端子输出第二电压的情况下，将第一p沟道FET设置为截止，将第三p沟道FET设置为导通，将第四p沟道FET设置为导通，将第二n沟道FET设置为截止。
在从输出端子输出第三电压的情况下，将第一p沟道FET设置为截止，将第三p沟道FET设置为截止，将第四p沟道FET设置为截止，将第二n沟道FET设置为导通。
因此，本公开的实施例可以提供一种双电源轨共源共栅WL驱动器，该驱动器能够支持常规电压和高电压，并限制对存取器件(薄氧化物FET)的高电压暴露时间，从而获得更长的使用寿命。
根据本公开的实施例，动态随机存取存储器(DRAM)可以包括以阵列布置的多个存储器和一个驱动器，每个存储器具有至少一个存取场效应晶体管(FET)和一个存储器电容器，所述驱动器用于驱动所述存储器，所述驱动器耦接至对应的存储器的每个栅极，包括：串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET、串联连接的第三p沟道FET和第四p沟道FET、串联连接的第一n沟道FET和第二n沟道FET以及用于输出输出信号的输出端子，所述输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中将第一电压施加到第一p沟道FET的源极，将低于第一电压的第二电压施加到第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到第二n沟道FET的源极，并且基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
根据本公开的另一实施例，闪存可以包括以阵列布置的多个存储器和一个驱动器，每个存储器具有至少一个存取场效应晶体管(FET)和一个存储器电容器，所述驱动器用于驱动所述存储器，所述驱动器耦接至对应的存储器的每个栅极，包括：串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET、串联连接的第三p沟道FET和第四p沟道FET、串联连接的第一n沟道FET和第二n沟道FET以及用于输出输出信号的输出端子，所述输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中将第一电压施加到第一p沟道FET的源极，将低于第一电压的第二电压施加到第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到第二n沟道FET的源极，并且基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
一种铁电随机存取存储器(FeRAM)，包括：以阵列布置的多个存储器和一个驱动器，每个存储器具有至少一个存取场效应晶体管(FET)和一个铁电材料膜，所述驱动器用于驱动所述存储器，所述驱动器耦接至对应的存储器的每个栅极，包括：串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET、串联连接的第三p沟道FET和第四p沟道FET、串联连接的第一n沟道FET和第二n沟道FET以及用于输出输出信号的输出端子，所述输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中将第一电压施加到第一p沟道FET的源极，将低于第一电压的第二电压施加到第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到第二n沟道FET的源极，并且基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
根据本公开的另一个实施例，一种磁阻随机存取存储器(MRAM)可以包括以阵列布置的多个存储器和一个驱动器，每个存储器具有至少一个存取场效应晶体管(FET)和一个隧道磁控管电阻膜，所述驱动器用于驱动所述存储器，所述驱动器耦接至对应的存储器的每个栅极，包括：串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET、串联连接的第三p沟道FET和第四p沟道FET、串联连接的第一n沟道FET和第二n沟道FET以及用于输出输出信号的输出端子，所述输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中将第一电压施加到第一p沟道FET的源极，将低于第一电压的第二电压施加到第三p沟道FET的源极，将低于第一电压和第二电压的第三电压施加到第二n沟道FET的源极，并且基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的相应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压中的一个。
已经出于说明的目的给出了本发明的各种实施例的描述，上述描述不是穷举性的，也不是要把本发明限于所公开的实施例。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。选择这里使用的术语是为了最好地解释实施例的原理，对市场上发现的技术的实际应用或技术上的改进，或者使本领域的其他普通技术人员能够理解这里公开的实施例。

Claims (20)

1.一种方法，包括：
向第一p沟道场效应晶体管(FET)的源极施加第一电压，其中第一p沟道FET与第二p沟道FET串联连接；
向第三p沟道FET的源极施加第二电压，第二电压低于第一电压，其中第三p沟道FET与第四p沟道FET串联连接；
向第二n沟道FET的源极施加第三电压，第三电压低于第一电压和第二电压，其中，第二n沟道FET与第一n沟道FET串联，其中，第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极在连接点处相互连接，其中所述连接点包括用于输出输出信号的输出端子；和
基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压的其中之一。
2.根据权利要求1所述的方法，还包括：
将等于或小于第二电压与第三电压之间的差电压的电压恒定地施加到第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET和第二n沟道FET的相应栅极-源极和相应栅极-漏极。
3.根据权利要求2所述的方法，其中，第二p沟道FET、第四p沟道FET和第一n沟道FET是共源共栅器件，用于防止所施加的电压恒定地超过第二电压与第三电压之间的差电压。
4.根据权利要求1所述的方法，还包括：
分别向第二p沟道FET的栅极和第一n沟道FET的栅极施加固定的电压。
5.根据权利要求1所述的方法，其中，基于第一电压被从输出端子输出，
将第一p沟道FET设置为导通；
将第三p沟道FET设置为导通；
将第四p沟道FET设置为导通；和
将第二n沟道FET设置为截止。
6.根据权利要求1所述的方法，其中，基于第二电压被从输出端子输出，
将第一p沟道FET设置为截止；
将第三p沟道FET设置为导通；
将第四p沟道FET设置为导通；和
将第二n沟道FET设置为截止。
7.根据权利要求1所述的方法，其中，基于第三电压被从输出端子输出，
将第一p沟道FET设置为截止；
将第三p沟道FET设置为截止；
将第四个p通道设置为截止；和
将第二n沟道FET设置为导通。
8.一种驱动器，包括：
串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET；
串联连接的第三p沟道FET和第四p沟道FET；
串联连接的第一n沟道FET和第二n沟道FET；和
输出端子，用于输出输出信号，该输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中
第一电压被施加到第一p沟道FET的源极，
低于第一电压的第二电压被施加到第三p沟道FET的源极，
低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极，以及
基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压的其中之一。
9.根据权利要求8所述的驱动器，其中，等于或小于所述第二电压与所述第三电压之间的差电压的电压被恒定地施加到第一p沟道FET、第二p沟道FET、第三p沟道FET、第四p沟道FET、第一n沟道FET和第二n沟道FET的相应栅极-源极和相应栅极-漏极。
10.根据权利要求9所述的驱动器，其中，第二p沟道FET、第四p沟道FET和第一n沟道FET是共源共栅器件，用于防止所施加的电压恒定地超过第二电压与第三电压之间的差电压。
11.根据权利要求8所述的驱动器，其中，第二p沟道FET的栅极和第一n沟道FET的栅极分别被施加固定电压。
12.根据权利要求8所述的驱动器，其中，基于第一电压被从输出端子输出，第一p沟道FET被设置为导通，第三p沟道FET被设置为导通，第四p沟道FET被设置为导通，且第二n沟道FET被设置为截止。
13.根据权利要求8所述的驱动器，其中，基于第二电压被从输出端子输出，第一p沟道FET被设置为截止，第三p沟道FET被设置为导通，第四p沟道FET被设置为导通，且第二n沟道FET被设置为截止。
14.根据权利要求8所述的驱动器，其中，其中，基于第三电压被从输出端子输出，第一p沟道FET被设置为截止，第三p沟道FET被设置为截止，第四p沟道FET被设置为截止，且第二n沟道FET被设置为导通。
15.一种存储器设备，包括：
在所述存储器设备中设置的多个存储器，所述存储器设备包括动态随机存取存储器(DRAM)，所述多个存储器中的每个存储器包括至少一个存取场效应晶体管(FET)和一个存储电容器；和
用于驱动所述多个存储器的驱动器，所述驱动器耦合到所述多个存储器中的每个存储器的栅极，其中，所述驱动器包括：
串联连接的第一p沟道场效应晶体管(FET)和第二p沟道FET；
串联连接的第三p沟道FET和第四p沟道FET；
串联连接的第一n沟道FET和第二n沟道FET；和
输出端子，用于输出输出信号，该输出端子是第二p沟道FET的漏极、第四p沟道FET的漏极和第一n沟道FET的漏极相互连接的连接点，其中
第一电压被施加到第一p沟道FET的源极，
低于第一电压的第二电压被施加到第三p沟道FET的源极，
低于第一电压和第二电压的第三电压被施加到第二n沟道FET的源极，以及
基于输入到第一p沟道FET、第三p沟道FET、第四p沟道FET和第二n沟道FET的对应栅极的输入信号，从输出端子输出第一电压、第二电压和第三电压的其中之一。
16.根据权利要求15所述的存储器设备，还包括：
在闪存中设置的多个存储器，所述多个存储器中的每个存储器包括至少一个设有浮栅的存取场效应晶体管(FET)。
17.根据权利要求15所述的存储器设备，还包括：
在铁电随机存取存储器(FeRAM)中设置的多个存储器，所述多个存储器中的每个存储器包括至少一个存取场效应晶体管(FET)和铁电材料膜。
18.根据权利要求15所述的存储器设备，还包括：
在磁阻随机存取存储器(MRAM)中设置的多个存储器，所述多个存储器中的每个存储器包括至少一个存取场效应晶体管(FET)和隧道磁阻膜。
19.根据权利要求15所述的存储器设备，还包括：
在相变存储器(PCM)中设置的多个存储器，所述多个存储器中的每个存储器包括至少一个存取场效应晶体管(FET)和相变膜。
20.根据权利要求15所述的存储器设备，还包括：
在电阻式随机存取存储器(RRAM)中设置的多个存储器，所述多个存储器中的每个存储器包括至少一个存取场效应晶体管(FET)和高度相关的电子系统材料。
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