CN115910144A - 驱动电路、存储设备及驱动电路控制方法 - Google Patents

Abstract

本申请提供一种驱动电路、存储设备及驱动电路控制方法，驱动电路包括：第一驱动电路，包括第一晶体管和第二晶体管，第一晶体管的控制端和第二晶体管的控制端连接，第一晶体管的第二端连接第二晶体管的第一端，并作为驱动电路的输出端；第二驱动电路，具有供电端和输出端，输出端与第一晶体管的控制端连接；设有降压元件的电源切换电路，其第一端连接信号生成电路的供电端，其第二端连接第一电源，其第三端连接第二电源，用于在控制信号控制下，将第二驱动电路的供电端连接至第一电源，或者，将所述第二驱动电路的供电端通过所述降压元件连接至所述第二电源；其中，第一电源不小于第二电源。本申请的方案，用以改善GIDL效应。

Description

驱动电路、存储设备及驱动电路控制方法

技术领域

本申请涉及半导体技术，尤其涉及一种驱动电路、存储设备及驱动电路控制方法。

背景技术

随着器件尺寸不断缩小(譬如，MOS器件的栅氧化层越来越薄)，并追求更快的开关速度和低能耗的需求下，如何控制栅诱导漏极泄漏电流(gate-induced drain leakage，简称GIDL)效应变得尤为重要。

在晶体管器件中，当栅漏电压很大时，栅漏交叠区区界面附近的衬底中，电子在价带和导带之间发生带带隧穿形成电流，该电流即为栅诱导漏极泄漏电流(gate-induceddrain leakage，简称GIDL)。随着MOS器件的栅氧化层越来越薄，GIDL电流急剧增加。

因此，如何有效降低GIDL效应成为亟待解决的问题。

发明内容

本申请的实施例提供一种驱动电路、存储设备及驱动电路控制方法，以改善GIDL效应。

根据一些实施例，本申请第一方面提供一种驱动电路，包括：第一驱动电路，包括第一晶体管和第二晶体管，所述第一晶体管的控制端和所述第二晶体管的控制端连接，所述第一晶体管的第二端连接所述第二晶体管的第一端，并作为所述驱动电路的输出端；第二驱动电路，具有供电端和输出端，所述输出端与所述第一晶体管的控制端连接；设有降压元件的电源切换电路，其第一端连接所述信号生成电路的供电端，其第二端连接第一电源，其第三端连接第二电源，用于在控制信号控制下，将所述第二驱动电路的供电端连接至所述第一电源，或者，将所述第二驱动电路的供电端通过所述降压元件连接至所述第二电源；其中，所述第一电源不小于所述第二电源。

在一些实施例中，所述电源切换电路包括：第一可控电路和第二可控电路；所述第二可控电路包括所述降压元件；所述控制信号与所述第一可控电路和所述第二可控电路的控制端连接，所述第一可控电路连接在所述第一电源和所述供电端之间，所述第二可控电路连接在所述第二电源和所述供电端之间。

在一些实施例中，所述第一可控电路包括第一开关元件；所述降压元件包括第二开关元件；

所述第一开关元件的控制端与所述控制信号连接，所述第一开关元件连接在所述第一电源和所述供电端之间；所述第二开关元件连接在所述第二电源和所述供电端之间，且所述第二开关元件的控制端与所述第二开关元件远离所述第二电源的一端连接。

在一些实施例中，所述第一开关元件和所述第二开关元件为PMOS晶体管。

在一些实施例中，所述第一可控电路包括反相器和第一开关元件；所述降压元件包括第二开关元件；所述反相器的输入端与控制信号连接，所述反相器的输出端与所述第一开关元件的控制端连接，所述第一开关元件连接在所述第一电源和所述供电端之间；所述第二开关元件连接在所述第二电源和所述供电端之间，且所述第二开关元件的控制端与所述第二开关元件远离所述第二电源的一端连接。

在一些实施例中，所述第一开关元件为PMOS晶体管，所述第二开关元件为NMOS管；或者，所述第一开关元件为NMOS晶体管，所述第二开关元件为PMOS管。

在一些实施例中，所述第一晶体管为PMOS晶体管。

在一些实施例中，所述第二驱动电路包括：第三晶体管和第四晶体管；所述第三晶体管的控制端和所述第四晶体管的控制端连接，并作为所述第二驱动电路的输入端；所述第三晶体管的第一端作为所述第二驱动电路的供电端；所述第三晶体管的第二端连接所述第四晶体管的第一端，并作为所述第二驱动电路的输出端；所述第四晶体管的第二端连至第一低电平。

在一些实施例中，所述驱动电路还包括：供电电路；所述供电电路的输出端与所述第一晶体管的第一端连接。

在一些实施例中，所述供电电路包括：第五晶体管和第六晶体管；所述第五晶体管的控制端和所述第六晶体管的控制端连接；所述第五晶体管的第二端连接所述第六晶体管的第一端，并作为所述供电电路的输出端。

在一些实施例中，所述驱动电路响应于控制信号，处于准备模式或工作模式。

在一些实施例中，所述驱动电路还包括：下拉晶体管；所述下拉晶体管的第一端连至所述驱动电路的输出端，所述下拉晶体管的第二端连接所述第二晶体管的第二端和第二低电平，所述第二低电平小于所述第一低电平。

根据一些实施例，本申请第二方面提供一种存储设备，包括：字线驱动电路和存储单元，所述字线驱动电路包括如第一方面的实施例所述的驱动电路；其中，所述字线驱动电路的输出端与所述存储单元连接；所述字线驱动电路包括子字线驱动电路和主字线驱动电路，其中，子字线驱动电路包括所述第一驱动电路，主字线驱动电路包括所述第二驱动电路。

在一些实施例中，所述字线驱动电路响应于控制信号，处于准备模式或工作模式。

根据一些实施例，本申请第三方面提供一种驱动电路控制方法，应用于如第一方面或第二方面的实施例所述的驱动电路，所述方法包括：向电源切换电路发送控制信号，以使所述电源切换电路响应于控制信号，将所述第二驱动电路的供电端连接至所述第一电源，或者，将所述第二驱动电路的供电端通过降压元件连接至所述第二电源；其中，所述第一电源大于所述第二电源。

在一些实施例中，所述向电源切换电路发送控制信号，包括：向电源切换电路发送第一控制信号，以使所述电源切换电路响应于所述第一控制信号，将所述第二电源通过所述降压元件连接至所述第二驱动电路的供电端，并断开所述第一电源与所述第二驱动电路的供电端之间的连接。

在一些实施例中，所述向电源切换电路发送控制信号，包括：向电源切换电路发送第二控制信号，以使所述电源切换电路响应于所述第二控制信号，将所述第一电源连接至所述第二驱动电路的供电端。

本申请的实施例提供的驱动电路、存储设备及驱动电路控制方法中，第二驱动电路的输出端连接至第一驱动电路中第一晶体管的控制端，第二驱动电路的供电端连接至电源切换电路，该电源切换电路响应于控制信号，选择将第一电源连接至第二驱动电路的供电端或将第二电源通过降压元件连接至第二驱动电路的供电端，且第一电源不小于第二电源。基于上述电源切换电路，在需要时可降低第二驱动电路的供电端处的电压，以通过降低第二驱动电路输出的信号电压，实现第一晶体管的控制端电压降低，从而减小晶体管的栅极与源/漏极之间的压降，改善GIDL效应。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请实施例的原理。

图1a为一种示例的存储设备10的结构示意图；

图1b为存储设备10中各信号的时序图；

图2为本申请实施例一提供的一种驱动电路的结构示意图；

图3为本申请实施例二提供的一种驱动电路的结构示意图；

图4a和图4b为本申请实施例二提供的一种驱动电路的结构示意图；

图5a和图5b为本申请实施例三提供的一种驱动电路的结构示意图；

图6a和图6b为本申请实施例四提供的一种驱动电路的结构示意图；

图7a和图7b为本申请实施例五提供的一种驱动电路的结构示意图；

图8为实施例五中驱动电路的时序示例图；

图9为本申请实施例六提供的一种存储设备的结构示意图；

图10为本申请实施例七提供的一种驱动电路控制方法的流程示意图。

通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

本申请中的用语“包括”和“具有”用以表示开放式的包括在内的意思，并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。此外，附图中的不同元件和区域只是示意性示出，因此本申请不限于附图中示出的尺寸或距离。

晶体管器件中引发静态功耗的一种泄漏电流为发生在栅漏交叠区的栅诱导漏极泄漏电流，也称为栅致漏极泄漏电流，在一些情况下，在电路中器件处于关态或者处于等待状态时，GIDL电流在泄漏电流中占主导地位。尤其随着MOS器件的栅氧化层越来越薄，GIDL电流急剧增加。

以下结合字线驱动的场景作为示例，对GIDL电流的影响进行举例说明：

图1a为一种示例的存储设备10的结构示意图，存储设备10包括：主字线驱动电路11、子字线驱动电路12和存储单元13。其中，主字线驱动电路11接收主字线MWL信号，输出MWLB信号作为子字线驱动电路的输入信号，子字线驱动电路输出字线驱动信号，该字线驱动信号传输至存储单元的字线，以驱动存储单元处于工作模式或准备模式。

图1b为存储设备10中各信号的时序图。结合图1b，若存储单元被选中，主字线MWL信号的生成电路(图中未示出)生成高电平的主字线MWL信号，主字线驱动电路对应输出低电平的MWLB信号，相应的，子字线驱动电路输出高电平的字线驱动信号，通过存储单元的字线传输至存储单元，驱动存储单元进入工作模式。另外，结合图1b中的准备阶段，若存储单元未被选中，主字线MWL信号的生成电路(图中未示出)生成低电平的主字线MWL信号，主字线驱动电路对应输出高电平的MWLB信号，相应的，子字线驱动电路输出低电平的字线驱动信号，通过存储单元的字线传输至存储单元，驱动存储单元进入准备模式(或称为待机模式)。

发现上述过程中，在准备模式下，子字线驱动电路的输入端接收到主字线驱动电路输出的高电平的MWLB信号，该高电平的MWLB信号通常为公共电源VPP，例如2.5V。此时，以子字线驱动电路中的上拉晶体管PMOS为例，该晶体管的栅极电压为大约为2.5V，栅极电压较大，可能导致产生较大的GIDL电流。

本申请的一些实施例通过降低晶体管栅极的电压，以改善GIDL电流。

下面以具体地实施例对本申请的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。

实施例一

图2为本申请实施例一提供的一种驱动电路的结构示意图。该实施例提供的驱动电路用以改善GIDL电流，如图2所示，该驱动电路200包括：

第一驱动电路21，包括第一晶体管211和第二晶体管212，第一晶体管211的控制端和第二晶体管212的控制端连接，第一晶体管211的第二端连接第二晶体管212的第一端，并作为驱动电路200的输出端；

第二驱动电路22，具有供电端和输出端，输出端与第一晶体管211的控制端连接；

设有降压元件的电源切换电路23，其第一端连接第二驱动电路22的供电端，其第二端连接第一电源24，其第三端连接第二电源25，用于在控制信号控制下，将第二驱动电路22的供电端连接至第一电源24，或者，将第二驱动电路22的供电端通过所述降压元件连接至第二电源25；其中，第一电源24不小于第二电源25。

实际应用中，本实施例提供的驱动电路可应用在各种驱动场景，作为示例，该驱动电路可以应用在包括但不限存储设备的字线驱动等场景。

在一个示例中，第一晶体管和第二晶体管的控制端连接，作为第一驱动电路的输入端，第一晶体管的第二端与第二晶体管的第一端连接，作为第一驱动电路的输出端，第一晶体管的第一端作为第一驱动电路的供电端。在一个示例中，第二晶体管的第二端接地。其中，接地包括但不限于连接至公共基准电源VSS。可选的，VSS可以为0伏特(V)。

在一个示例中，第一晶体管为PMOS晶体管。相应的，第一晶体管的第一端为该PMOS晶体管的源极，第一晶体管的第二端为该PMOS晶体管的漏极。再可选的，第二晶体管为NMOS晶体管。相应的，第二晶体管的第一端为该NMOS晶体管的漏极，第二晶体管的第二端为该NMOS晶体管的源极。在一个示例中，第一晶体管和第二晶体管构成反相电路。

本实施例中，驱动电路包括第一驱动电路和第二驱动电路。在一个示例中，驱动电路响应于控制信号，处于准备模式或工作模式。驱动电路的工作过程示例如下：第二驱动电路的输入端接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，第二驱动电路输出过程信号，该过程信号作为第一驱动电路的输入信号，第一驱动电路输出相应的信号作为驱动电路输出的驱动信号，不同模式(工作模式/准备模式)对应不同的驱动信号。在驱动电路的工作过程中，电源切换电路在控制信号的控制下，选择将第一电源提供给第二驱动电路作为其供电电压，或者将第二电源经过降压元件降压后提供给第二驱动电路作为其供电电压。可以理解，供电电压的不同会影响第二驱动电路输出的过程信号的电压值不同。在一个示例中，第一电源包括公共电源VPP，第二电源小于或等于公共电源VPP。

以第一驱动电路中的第一晶体管作为示例，当第一晶体管切换至关态时，可能产生GIDL电流。基于本实施例中包括电源切换电路的驱动电路，向电源切换电路发送控制信号，选择将第二驱动电路的供电端通过降压元件连接至第二电源。由于第二电源不大于第一电源，因此相比于在第一电源的供电下第二驱动电路输出的过程信号，在第二电源经过降压后的电压供电下第二驱动电路输出的过程信号有所减小，以达到在关断第一晶体管的同时，降低第一晶体管的控制端处的电压，从而改善第一晶体管的GIDL电流。

作为示例，当第一晶体管切换至开态时，基于本实施例中包括电源切换电路的驱动电路，向电源切换电路发送控制信号，将第二驱动电路的供电端选择连接至第一电源。此时，第一晶体管需导通，该状态下的GIDL电流可以不做考虑，为有效快速开启晶体管，可以基于本实施例的电源切换电路，将第二驱动电路的供电端连至电压较大的第一电源，以有效快速开启第一晶体管。

本实施例中的驱动电路，电源切换电路响应于控制信号，选择将第一电源连接至第二驱动电路的供电端，或将第二电源通过降压元件连接至第二驱动电路的供电端，且第一电源不小于第二电源。在需要时可降低第二驱动电路的供电端处的电压，以降低第二驱动电路输出的信号电压，实现第一晶体管的控制端电压降低，从而减小晶体管的栅极与源/漏极之间的压降，改善GIDL效应。

实施例二

图3为本申请实施例二提供的一种驱动电路的结构示意图。本实施例对电源切换电路进行相关示例，该实施例提供的驱动电路用以改善GIDL电流，如图3所示，该驱动电路300包括：第一驱动电路31、第二驱动电路32以及电源切换电路33。

具体的，第一驱动电路31与其它实施例中的第一驱动电路类似，第二驱动电路32与其它实施例中的第二驱动电路相似。在一个示例中，电源切换电路33包括：第一可控电路331和第二可控电路332；第二可控电路332包括所述降压元件；控制信号与第一可控电路331和第二可控电路332的控制端连接，第一可控电路331连接在第一电源24和第二驱动电路32的供电端之间，第二可控电路332连接在第二电源和第二驱动电路32的供电端之间，其中，第一电源24不小于第二电源25。电源切换电路33用于在控制信号控制下，将第二驱动电路32的供电端连接至第一电源24，或者，将第二驱动电路22的供电端通过所述降压元件连接至第二电源25。

本实施例中，驱动电路包括第一驱动电路和第二驱动电路。在一个示例中，驱动电路响应于控制信号，处于准备模式或工作模式。驱动电路的工作过程示例如下：第二驱动电路的输入端接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，第二驱动电路输出过程信号，该过程信号作为第一驱动电路的输入信号，第一驱动电路输出相应的信号作为驱动电路输出的驱动信号。电源切换电路包括对应第一电源的第一可控电路和对应第二电源的第二可控电路，在驱动电路的工作过程中，电源切换电路在控制信号的控制下，选择导通或断开第一可控电路，以将第一电源提供给第二驱动电路作为其供电电压，或将第二电源经过降压元件降压后的电压提供给第二驱动电路作为其供电电压。可以理解，供电电压的不同会影响第二驱动电路输出的过程信号的电压值不同。

实际应用中，本实施例提供的驱动电路可应用在各种驱动场景，例如，该驱动电路可以应用在包括但不限存储设备的字线驱动等场景。在一个示例中，第一晶体管和第二晶体管的控制端连接，作为第一驱动电路的输入端，第一晶体管的第二端与第二晶体管的第一端连接，作为第一驱动电路的输出端，第一晶体管的第一端作为第一驱动电路的供电端。在一个示例中，第二晶体管的第二端接地。其中，接地包括但不限于连接至公共基准电源VSS。可选的，VSS可以为0伏特(V)。

可选的，第一晶体管为PMOS晶体管。相应的，第一晶体管的第一端为该PMOS晶体管的源极，第一晶体管的第二端为该PMOS晶体管的漏极。再可选的，第二晶体管为NMOS晶体管。相应的，第二晶体管的第一端为该NMOS晶体管的漏极，第二晶体管的第二端为该NMOS晶体管的源极。在一个示例中，第一晶体管和第二晶体管构成反相电路。

以第一驱动电路中的第一晶体管作为示例，当第一晶体管切换至关态时，可能产生GIDL电流。基于本实施例中包括电源切换电路的驱动电路，向电源切换电路发送控制信号，通过导通第二可控电路并断开第一可控电路，选择将第二驱动电路的供电端通过降压元件连接至第二电源。由于第二电源不大于第一电源，因此相比于在第一电源的供电下第二驱动电路输出的过程信号，在第二电源经过降压后的电压供电下第二驱动电路输出的过程信号有所减小，以达到在关断第一晶体管的同时，降低第一晶体管的控制端处的电压，从而改善第一晶体管的GIDL电流。以PMOS晶体管为例，可通过降低栅极电压，改善GIDL电流。

作为示例，当第一晶体管切换至开态(导通)时，基于本实施例中包括电源切换电路的驱动电路，向电源切换电路发送控制信号，通过导通第一可控电路，将第二驱动电路的供电端选择连接至第一电源。此时，第一晶体管需导通，该状态下的GIDL电流可以不做考虑，为有效快速开启晶体管，可以基于本实施例的电源切换电路，将第二驱动电路的供电端连至电压较大的第一电源，以有效快速开启第一晶体管。

在一种示例中，第一可控电路可以包括第一开关元件，第二可控电路可以包括第二开关元件和降压元件；第一开关元件的控制端与控制信号连接，第一开关元件连接在第一电源和第二驱动电路的供电端之间；第二开关元件的控制端与控制信号连接，第二开关元件和降压元件串联。

可选的，第一开关元件和第二开关元件的类型可以相同也可以不同。类型相同的情况下，可以在第二开关元件的控制端与控制信号之间设置反相器，以实现控制信号对第一开关元件和第二开关元件的选择导通。类型不同的情况下，可以直接基于控制信号实现对第一开关元件和第二开关元件的选择导通。

在一种示例中，电源切换电路的电路结构可参见图4a中的相关结构，图4a为本申请实施例二提供的一种驱动电路的结构示意图，该实施方式在其它示例的基础上，第一可控电路包括第一开关元件41；所述降压元件包括第二开关元件43；第一开关元件41的控制端与控制信号连接，第一开关元件41连接在第一电源24和第二驱动电路32的供电端之间；第二开关元件43连接在第二电源25和第二驱动电路32的供电端之间，且第二开关元件43的控制端与第二开关元件43远离所述第二电源的一端连接。

其中，第一开关元件41和第二开关元件43的类型可以相同也可以不同。这里所说的开关元件的类型相同指，在相同信号的控制下开关元件的导通/截止状态一致，则认为开关元件的类型相同。在一个示例中，第一开关元件和第二开关元件均为PMOS晶体管，以提高电源切换电路的响应速度。

结合前述场景对电源切换电路的工作原理进行示例：在驱动电路的工作过程中，电源切换电路接收控制信号，相应的，该控制信号传输至第一开关元件的控制端，第一开关元件导通/断开；第二开关元件等效为二极管，作为降压元件，实现对第二电源的降压。具体的，当第一开关元件断开时，第一电源与至第二驱动电路的供电端之间断路，第二电源经由等效为二极管的第二开关元件降压后，传输至第二驱动电路的供电端，为其供电；当第一开关元件导通时，第一电源的电源信号传输至第二驱动电路的供电端，由于第二电源不大于第一电源，故第二电源经第二开关元件降压后的电压小于第一电源，故被第一电源的信号覆盖，也是就说，此时由第一电源为第二驱动电路的供电端供电。

本实施方式的电源切换电路，通过控制信号实现对第一开关元件的控制，从而实现选择连接第一电源或经过降压元件连接第二电源。

在另一种示例中，电源切换电路的电路结构可参见图4b中的相关结构，图4b为本申请实施例二提供的一种驱动电路的结构示意图，该实施方式在其它示例的基础上，第一可控电路包括反相器42和第一开关元件44；所述降压元件包括第二开关元件45；

反相器42的输入端与控制信号连接，反相器42的输出端与第一开关元件44的控制端连接，第一开关元件44连接在第一电源24和第二驱动电路32的供电端之间；第二开关元件45连接在第二电源25和第二驱动电路32的供电端之间，且所述第二开关元件的控制端与所述第二开关元件远离所述第二电源的一端连接。

其中，所述第一开关元件和所述第二开关元件的类型可以相同也可以不同。这里所说的开关元件的类型不同指，在相同信号的控制下开关元件的导通/截止状态不同，则认为开关元件的类型不同。在一个示例中，第一开关元件为PMOS晶体管，第二开关元件为NMOS管。在另一个示例中，第一开关元件为NMOS晶体管，第二开关元件为PMOS管。图中示出的仅为一种举例结构。

结合前述场景对电源切换电路的工作原理进行示例：在驱动电路的工作过程中，电源切换电路接收控制信号，相应的，该控制信号经过反相器42反相后，传输至第一开关元件的控制端，第一开关元件导通/断开；第二开关元件等效为二极管，作为降压元件，实现对第二电源的降压。具体的，当第一开关元件断开时，第一电源与至第二驱动电路的供电端之间断路，第二电源经由等效为二极管的第二开关元件降压后，传输至第二驱动电路的供电端，为其供电；当第一开关元件导通时，第一电源的电源信号传输至第二驱动电路的供电端，由于第二电源不大于第一电源，故第二电源经第二开关元件降压后的电压小于第一电源，故被第一电源的信号覆盖，也是就说，此时由第一电源为第二驱动电路的供电端供电。

本实施方式的电源切换电路，实现对第一开关元件的选择导通，从而实现选择连接第一电源或通过降压元件连接第二电源。

本实施例中的驱动电路，电源切换电路响应于控制信号，通过控制第一可控电路，选择将第一电源连接至第二驱动电路的供电端，或将第二电源通过降压元件连接至第二驱动电路的供电端，且第一电源不小于第二电源。在需要时可降低第二驱动电路的供电端处的电压，以降低第二驱动电路输出的信号电压，实现第一晶体管的控制端电压降低，从而减小晶体管的栅极与源/漏极之间的压降，改善GIDL效应。

实施例三

图5a为本申请实施例三提供的一种驱动电路的结构示意图。本实施例对第二驱动电路进行相关示例，该实施例提供的驱动电路用以改善GIDL电流，如图5a所示，该驱动电路500包括：第一驱动电路51、第二驱动电路52以及电源切换电路53。

具体的，第一驱动电路51与其它实施例中的第一驱动电路类似，电源切换电路53与其它实施例中的电源切换电路类似。在一个示例中，第二驱动电路52包括：第三晶体管521和第四晶体管522；

第三晶体管521的控制端和第四晶体管522的控制端连接，并作为第二驱动电路52的输入端；第三晶体管521的第一端作为第二驱动电路52的供电端；第三晶体管521的第二端连接第四晶体管522的第一端，并作为第二驱动电路52的输出端；第四晶体管522的第二端连至第一低电平。

在一个示例中，第二驱动电路包括由第三晶体管和第四晶体管构成的反相电路。

在一个示例中，驱动电路响应于控制信号，处于准备模式或工作模式。驱动电路的工作过程示例如下：第二驱动电路的输入端接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，第二驱动电路输出过程信号，该过程信号作为第一驱动电路的输入信号，第一驱动电路输出相应的信号作为驱动电路输出的驱动信号。电源切换电路包括对应第一电源的第一可控电路和对应第二电源的第二可控电路，在驱动电路的工作过程中，电源切换电路在控制信号的控制下，选择导通或断开第一可控电路，以将第一电源提供给第二驱动电路作为其供电电压或将第二电源经过降压元件降压后的电压提供给第二驱动电路作为其供电电压。可以理解，供电电压的不同会影响第二驱动电路输出的过程信号的电压值不同。

实际应用中，本实施例提供的驱动电路可应用在各种驱动场景，例如，该驱动电路可以应用在包括但不限存储设备的字线驱动等场景。可选的，第二驱动电路的输入端接收主字线信号，响应于主字线信号，第二驱动电路输出主字线信号的相反信号，第一驱动电路基于主字线信号的相反信号，输出字线驱动信号。

在一个示例中，第一晶体管和第二晶体管的控制端连接，作为第一驱动电路的输入端，第一晶体管的第二端与第二晶体管的第一端连接，作为第一驱动电路的输出端，第一晶体管的第一端作为第一驱动电路的供电端。在一个示例中，第二晶体管的第二端接地。其中，接地包括但不限于连接至公共基准电源VSS。可选的，VSS可以为0伏特(V)。

可选的，第一晶体管为PMOS晶体管。相应的，第一晶体管的第一端为该PMOS晶体管的源极，第一晶体管的第二端为该PMOS晶体管的漏极。再可选的，第二晶体管为NMOS晶体管。相应的，第二晶体管的第一端为该NMOS晶体管的漏极，第二晶体管的第二端为该NMOS晶体管的源极。在一个示例中，第一晶体管和第二晶体管构成反相电路。

以第一驱动电路中的第一晶体管作为示例，当第一晶体管切换至关态时，向电源切换电路发送控制信号，选择将第二驱动电路的供电端通过降压元件连接至第二电源。由于第二电源不大于第一电源，因此相比于在第一电源的供电下第二驱动电路输出的过程信号，在第二电源经过降压元件降压后的电压供电下第二驱动电路输出的过程信号有所减小，以达到在关断第一晶体管的同时，降低第一晶体管的控制端处的电压，从而改善第一晶体管的GIDL电流。当第一晶体管切换至开态时，向电源切换电路发送控制信号，将第二驱动电路的供电端选择连接至第一电源，以有效快速开启第一晶体管。

如图5b所示，在一个示例中，驱动电路还包括：下拉晶体管54；下拉晶体管54的第一端连至驱动电路的输出端，下拉晶体管54的第二端连接第二晶体管212的第二端和第二低电平，第二低电平小于第一低电平。可选的，第二低电平VKK可以小于VSS，例如，VSS为0V，VKK为-0.2V。

结合字线驱动的场景举例，驱动电路输出的驱动信号用于驱动存储单元中的晶体管，当存储单元中的晶体管处于准备模式时，为了减小存储单元中的晶体管的沟道漏电流，可以将存储单元中的晶体管的栅极电压调整为进一步小于关断电压，从而有效关断存储单元中的晶体管，降低存储单元中的晶体管的漏电流。

本实施例中的驱动电路，电源切换电路响应于控制信号，选择将第一电源连接至第二驱动电路的供电端或第二电源经过降压元件降压后连接至第二驱动电路的供电端，且第一电源不小于第二电源。在需要时，通过上述电源切换，降低第二驱动电路的供电端处的电压，以降低第二驱动电路输出的信号电压，实现第一晶体管的控制端电压降低，从而减小晶体管的栅极与源/漏极之间的压降，改善GIDL效应。

实施例四

图6a为本申请实施例四提供的一种驱动电路的结构示意图。本实施例的驱动电路还包括供电电路，该供电电路用于为第一驱动电路供电，以下对供电电路进行相关示例，如图6a所示，该驱动电路600包括：

第一驱动电路61、第二驱动电路62、电源切换电路63以及供电电路64；

其中，第一驱动电路61与其它实施例中的第一驱动电路类似，第二驱动电路62与其它实施例中的第二驱动电路类似，电源切换电路63与其它实施例中的电源切换电路类似。在一个示例中，供电电路64的输出端与第一驱动电路61的第一晶体管的第一端连接。本实施例中，供电电路向所述第一晶体管输出供电信号，以向第一驱动电路供电。可选的，供电信号包括但不限于公共电源VPP。

实际应用中，供电电路响应于供电控制信号，启动或停止输出供电信号。这里所说的停止输出供电信号包括但不限于输出低电平信号，例如，公共基准电源VSS。

在一个示例中，驱动电路响应于控制信号，处于准备模式或工作模式。驱动电路的工作过程示例如下：第二驱动电路的输入端接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，第二驱动电路输出过程信号，第一驱动电路基于过程信号输出驱动信号。在不同模式下，电源切换电路在控制信号的控制下，选择将第一电源提供给第二驱动电路作为其供电电压或第二电源经过降压元件降压后提供给第二驱动电路作为其供电电压。在一个示例中，第一电源包括公共电源VPP，第二电源小于公共电源VPP。在工作模式下，供电电路响应于供电控制信号，启动输出供电信号，在准备模式下，供电电路响应于供电控制信号，停止输出供电信号，以降低待机功耗。

在一个示例中，如图6b所示，供电电路包括：第五晶体管641和第六晶体管642；第五晶体管641的控制端和第六晶体管642的控制端连接；第五晶体管641的第二端连接第六晶体管642的第一端，并作为供电电路的输出端。该供电电路，基于第五晶体管和第六晶体管构成的反相电路，实现不同工作模式下，启动/停止输出供电信号，从而降低驱动电路的待机功耗。

以第一驱动电路中的第一晶体管为PMOS晶体管作为示例，在准备模式下，第一晶体管切换至关态，供电电路停止输出供电信号，第一晶体管的源极电压为0V，栅极电压为第二驱动电路输出的过程信号。在不具备电源切换电路的驱动电路中，该栅极电压通常为VPP。本实施例中，向电源切换电路发送控制信号，将第二驱动电路的供电端通过降压元件连接至第二电源。由于第二电源不大于第一电源，因此相比于在第一电源的供电下第二驱动电路输出的过程信号，在第二电源经过降压元件降压后的电压供电下第二驱动电路输出的过程信号有所减小，以达到在关断第一晶体管的同时，降低第一晶体管的控制端处的电压，从而改善第一晶体管的GIDL电流。当第一晶体管切换至开态时，控制供电电路启动输出供电信号，控制电源切换电路将第二驱动电路的供电端选择连接至第一电源，以有效快速开启第一晶体管。

实际应用中，本实施例提供的驱动电路可应用在各种驱动场景，例如，该驱动电路可以应用在包括但不限存储设备的字线驱动等场景。可选的，第一晶体管为PMOS晶体管。相应的，第一晶体管的第一端为该PMOS晶体管的源极，第一晶体管的第二端为该PMOS晶体管的漏极。再可选的，第二晶体管为NMOS晶体管。相应的，第二晶体管的第一端为该NMOS晶体管的漏极，第二晶体管的第二端为该NMOS晶体管的源极。在一个示例中，第一晶体管和第二晶体管构成反相电路。

本实施例中的驱动电路，电源切换电路响应于控制信号，选择将第一电源连接至第二驱动电路的供电端或第二电源通过降压元件连接至第二驱动电路的供电端，且第一电源不小于第二电源。在需要时，通过上述电源切换，降低第二驱动电路的供电端处的电压，以降低第二驱动电路输出的信号电压，实现第一晶体管的控制端电压降低，从而减小晶体管的栅极与源/漏极之间的压降，改善GIDL效应。

实施例五

需要说明的是，上述各实施例中的实施方式可以单独或结合实施，在此不对其组合实施的方式进行限制。作为示例，图7a为本申请实施例五提供的一种驱动电路的结构示意图，如图7a所示，该驱动电路700包括：

第一驱动电路71，包括第一晶体管P1和第二晶体管N1，第一晶体管P1的控制端和第二晶体管N1的控制端连接，第一晶体管P1的第二端连接第二晶体管N1的第一端，并作为驱动电路700的输出端；

第二驱动电路72，包括：第三晶体管P2和第四晶体管N2；第三晶体管P2的控制端和第四晶体管N2的控制端连接，并作为第二驱动电路72的输入端；第三晶体管P2的第一端作为第二驱动电路72的供电端；第三晶体管P2的第二端连接第四晶体管N2的第一端，并作为第二驱动电路72的输出端与第一晶体管P1的控制端连接；第四晶体管N2的第二端连至第一低电平VSS；

电源切换电路73，包括第一开关元件P3、反相器731和第二开关元件P4；反相器731的输入端与控制信号连接，反相器731的输出端与第一开关元件P3的控制端连接，第一开关元件P3连接在第一电源VPP1和第二驱动电路72的供电端之间；第二开关元件P4连接在第二电源VPP2和第二驱动电路72的供电端之间，且第二开关元件P4的控制端与第二开关元件P4远离第二电源VPP2的一端连接；

供电电路74，包括：第五晶体管N3和第六晶体管P5；第五晶体管N3的控制端和第六晶体管P5的控制端连接；第五晶体管N3的第二端连接第六晶体管P5的第一端，并作为供电电路74的输出端与第一晶体管P1的第一端连接；

下拉晶体管N4，下拉晶体管N4的第一端连至驱动电路700的输出端，下拉晶体管N4的第二端连接第二晶体管N1的第二端和第二低电平VKK，VKK小于VSS。

结合图8所示的时序图对图7a所示的驱动电路的工作过程进行示例说明，图8为实施例五中驱动电路的时序示例图：第二驱动电路72的输入端接收初始信号MWL，该初始信号表征当前处于工作模式或准备模式。

在工作模式下，初始信号MWL为高电平；供电控制信号为低电平，第五晶体管N3导通，第六晶体管P4断开，第一驱动电路71的供电端处的FXT信号为高电平；向下拉晶体管N4的栅极发送的FXB信号为低电平，下拉晶体管N4断开；控制信号为高电平，经反相器731反向为低电平，第一开关元件P3导通，第二开关元件P4断开，第二驱动电路的供电端，即图中的节点A处电压为不小于第二电源VPP2的第一电源VPP1，VPP1的电压可以为VPP；第二驱动电路在VPP1供电下，基于高电平的初始信号MWL，输出低电平的MWLB信号，相应的，第一晶体管P1导通，第二晶体管N1断开，第一驱动电路71输出高电平的驱动信号，驱动信号的电平可以达到FXT的电平值。

在准备模式下，初始信号MWL为低电平；供电控制信号为高电平，第五晶体管N3断开，第六晶体管P4导通，第一驱动电路71的供电端处的FXT信号为VSS；向下拉晶体管N4的栅极发送的FXB信号为高电平，下拉晶体管N4导通，驱动电路的输出端短接VKK；控制信号为低电平，经反相器731反向为高电平，第一开关元件P3断开，第二驱动电路的供电端，即图中的节点A处电压为第二电源VPP2经过第二开关元件P4降压VT(第二开关元件的导通电压)后的电压，即VPP2小于VPP；第二驱动电路在VPP2供电下，基于低电平的初始信号MWL，输出高电平的MWLB信号，图中的虚线示出了，不具备电源切换电路的方案中，准备模式下A节点处以及MWLB信号的时序，可看出基于电源切换电路的实施例中，在准备模式下，第一晶体管的栅极电压，即MWLB信号的电压减小，MWLB信号的电压达到VPP2-VT的值，从而改善GIDL效应。相应的，第一晶体管P1断开，第二晶体管N1导通，第一驱动电路71输出低电平的驱动信号。需要指出的是，在本实施例中，因为FXT的电压值为VSS，驱动信号的电压值为VKK，VKK小于VSS，例如VKK可以为-0.2V，VSS为0V，这样在第一晶体管P1的漏极和第一晶体管P1的衬底之间形成GIDL电流。

在一种示例中，如图7b所示，可将第二开关元件替换为二极管，作为降压元件。此外，降压元件还可实现为不限于：二极管、电阻等器件，在此不再一一示出。

上述过程中，控制第一晶体管断开的信号由第二驱动电路在较小的供电下产生，故相比于采用单一电源供电生成的信号，本实施例基于电源切换电路，可减小晶体管栅极和漏极之间的电势差，改善GIDL效应。上述时序图中，进入工作模式之前的信号状态只是一种初始状态的示例。

实施例六

图9为本申请实施例六提供的一种存储设备的结构示意图，如图9所示，该存储设备包括：字线驱动电路81和存储单元82，字线驱动电路81包括如实施例一至五中任一示例所述的驱动电路；

其中，字线驱动电路81的输出端与存储单元82连接；字线驱动电路81包括子字线驱动电路811和主字线驱动电路812，其中，子字线驱动电路811包括前述实施例中的第一驱动电路，主字线驱动电路812包括前述实施例中的第二驱动电路。需要说明的是，图中仅为一种示例，本实施例中各电路的结构和工作原理可参照前述实施例中的相关内容。

在一个示例中，字线驱动电路响应于控制信号，处于准备模式或工作模式。字线驱动电路的工作过程示例如下：主字线驱动电路接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，主字线驱动电路输出过程信号，该过程信号作为子字线驱动电路的输入信号，子字线驱动电路输出字线驱动信号，不同模式(工作模式/准备模式)对应不同的驱动信号。在字线驱动电路的工作过程中，电源切换电路在控制信号的控制下，选择将第一电源提供给主字线驱动电路作为其供电电压或第二电源经过降压元件降压后提供给主字线驱动电路作为其供电电压。

本实施例中，电源切换电路可调节主字线驱动电路的供电电压，相比于在不同模式下采用单一电源为主字线驱动电路供电，本实施例在不同模式下采用不同大小的电源为主字线驱动电路供电，能够保证不同模式下的响应速度，并改善晶体管的GIDL电流。

实施例七

图10为本申请实施例七提供的一种驱动电路控制方法的流程示意图，该驱动电路控制方法应用于如实施例一至六中任一示例所述的电路，方法包括：

向电源切换电路发送控制信号，以使所述电源切换电路响应于控制信号，将所述第二驱动电路的供电端连接至所述第一电源，或者，将所述第二驱动电路的供电端通过降压元件连接至所述第二电源；其中，所述第一电源不小于所述第二电源；

在一个示例中，所述的电路响应于控制信号，处于准备模式或工作模式。

可选的，在工作模式下，所述向电源切换电路发送控制信号，具体包括：

S901：向电源切换电路发送第二控制信号，以使所述电源切换电路响应于所述第二控制信号，将所述第一电源连接至所述第二驱动电路的供电端，并断开所述第二电源与所述第二驱动电路的供电端之间的连接。

再可选的，在准备模式下，所述向电源切换电路发送控制信号，具体包括：

S902：向电源切换电路发送第一控制信号，以使所述电源切换电路响应于所述第一控制信号，将所述第二电源通过所述降压元件连接至所述第二驱动电路的供电端，并断开所述第一电源与所述第二驱动电路的供电端之间的连接。

工作过程示例如下：第二驱动电路的输入端接收初始信号，该初始信号表征当前处于工作模式或准备模式；在电源切换电路的供电下，第二驱动电路输出过程信号，第一驱动电路基于过程信号输出驱动信号。在不同模式下，电源切换电路在控制信号的控制下，选择将第一电源提供给第二驱动电路作为其供电电压或第二电源经过降压元件降压后提供给第二驱动电路作为其供电电压。

本实施例中，电源切换电路可调节主字线驱动电路的供电电压，相比于在不同模式下采用单一电源为主字线驱动电路供电，本实施例在不同模式下采用不同大小的电源为主字线驱动电路供电，能够保证不同模式下的响应速度，并改善晶体管的GIDL电流。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求书指出。

应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求书来限制。

Claims (17)

1.一种驱动电路，其特征在于，包括：

第一驱动电路，包括第一晶体管和第二晶体管，所述第一晶体管的控制端和所述第二晶体管的控制端连接，所述第一晶体管的第二端连接所述第二晶体管的第一端，并作为所述驱动电路的输出端；

第二驱动电路，具有供电端和输出端，所述输出端与所述第一晶体管的控制端连接；

设有降压元件的电源切换电路，其第一端连接所述信号生成电路的供电端，其第二端连接第一电源，其第三端连接第二电源，用于在控制信号控制下，将所述第二驱动电路的供电端连接至所述第一电源，或者，将所述第二驱动电路的供电端通过所述降压元件连接至所述第二电源；其中，所述第一电源不小于所述第二电源。

2.根据权利要求1所述的驱动电路，其特征在于，所述电源切换电路包括：第一可控电路和第二可控电路；所述第二可控电路包括所述降压元件；

所述控制信号与所述第一可控电路和所述第二可控电路的控制端连接，所述第一可控电路连接在所述第一电源和所述供电端之间，所述第二可控电路连接在所述第二电源和所述供电端之间。

3.根据权利要求2所述的驱动电路，其特征在于，所述第一可控电路包括第一开关元件；所述降压元件包括第二开关元件；

所述第一开关元件的控制端与所述控制信号连接，所述第一开关元件连接在所述第一电源和所述供电端之间；所述第二开关元件连接在所述第二电源和所述供电端之间，且所述第二开关元件的控制端与所述第二开关元件远离所述第二电源的一端连接。

4.根据权利要求3所述的驱动电路，其特征在于，所述第一开关元件和所述第二开关元件为PMOS晶体管。

5.根据权利要求2所述的驱动电路，其特征在于，所述第一可控电路包括反相器和第一开关元件；所述降压元件包括第二开关元件；

所述反相器的输入端与控制信号连接，所述反相器的输出端与所述第一开关元件的控制端连接，所述第一开关元件连接在所述第一电源和所述供电端之间；所述第二开关元件连接在所述第二电源和所述供电端之间，且所述第二开关元件的控制端与所述第二开关元件远离所述第二电源的一端连接。

6.根据权利要求5所述的驱动电路，其特征在于，所述第一开关元件为PMOS晶体管，所述第二开关元件为NMOS管；或者，所述第一开关元件为NMOS晶体管，所述第二开关元件为PMOS管。

7.根据权利要求1所述的驱动电路，其特征在于，所述第一晶体管为PMOS晶体管。

8.根据权利要求1所述的驱动电路，其特征在于，所述第二驱动电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制端和所述第四晶体管的控制端连接，并作为所述第二驱动电路的输入端；所述第三晶体管的第一端作为所述第二驱动电路的供电端；所述第三晶体管的第二端连接所述第四晶体管的第一端，并作为所述第二驱动电路的输出端；所述第四晶体管的第二端连至第一低电平。

9.根据权利要求1所述的驱动电路，其特征在于，所述驱动电路还包括：供电电路；

所述供电电路的输出端与所述第一晶体管的第一端连接。

10.根据权利要求1所述的驱动电路，其特征在于，所述供电电路包括：第五晶体管和第六晶体管；

所述第五晶体管的控制端和所述第六晶体管的控制端连接；所述第五晶体管的第二端连接所述第六晶体管的第一端，并作为所述供电电路的输出端。

11.根据权利要求1所述的存储设备，其特征在于，所述驱动电路响应于控制信号，处于准备模式或工作模式。

12.根据权利要求8所述的驱动电路，其特征在于，所述驱动电路还包括：下拉晶体管；

所述下拉晶体管的第一端连至所述驱动电路的输出端，所述下拉晶体管的第二端连接所述第二晶体管的第二端和第二低电平，所述第二低电平小于所述第一低电平。

13.一种存储设备，其特征在于，包括：字线驱动电路和存储单元，所述字线驱动电路包括如权利要求1-10中任一项所述的驱动电路；

其中，所述字线驱动电路的输出端与所述存储单元连接；所述字线驱动电路包括子字线驱动电路和主字线驱动电路，其中，子字线驱动电路包括所述第一驱动电路，主字线驱动电路包括所述第二驱动电路。

14.根据权利要求13所述的存储设备，其特征在于，所述字线驱动电路响应于控制信号，处于准备模式或工作模式。

15.一种驱动电路控制方法，其特征在于，应用于如权利要求1-12任一项所述的驱动电路，所述方法包括：

向电源切换电路发送控制信号，以使所述电源切换电路响应于控制信号，将所述第二驱动电路的供电端连接至所述第一电源，或者，将所述第二驱动电路的供电端通过降压元件连接至所述第二电源；其中，所述第一电源不小于所述第二电源。

16.根据权利要求15所述的方法，其特征在于，所述向电源切换电路发送控制信号，包括：

向电源切换电路发送第一控制信号，以使所述电源切换电路响应于所述第一控制信号，将所述第二电源通过所述降压元件连接至所述第二驱动电路的供电端，并断开所述第一电源与所述第二驱动电路的供电端之间的连接。

17.根据权利要求15所述的方法，其特征在于，所述向电源切换电路发送控制信号，包括：

向电源切换电路发送第二控制信号，以使所述电源切换电路响应于所述第二控制信号，将所述第一电源连接至所述第二驱动电路的供电端。

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