JP2004147175A - 半導体装置 - Google Patents
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Abstract
【解決手段】ゲート絶縁膜膜厚の薄いMISトランジスタ(PT,NT)で構成される論理ゲート(IV1−IV4)の動作電源線(VCCV,GNDV)に対し、これらのゲート絶縁膜膜厚の薄い電源スイッチングトランジスタ(PQ,NQ)を設け、これらの電源スイッチングトランジスタのゲート電圧を、論理ゲート回路のトランジスタの入出力信号振幅よりも大きな振幅で変化させる。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、絶縁ゲート型電界効果トランジスタ(以下、MISトランジスタと称す)を構成要素として含む半導体装置に関し、特に、微細化されたCMOSトランジスタ(PおよびNチャネルMISトランジスタ)を有する半導体装置における消費電力を低減するための構成に関する。より特定的には、この発明は、微細化MISトランジスタのゲートトンネル電流を抑制するための構成に関する。
【0002】
【従来の技術】
CMOSトランジスタを構成要素として含むCMOS半導体装置において、MISトランジスタのサイズを微細化する場合、トランジスタの信頼性確保と消費電力低減とのために、動作電源電圧を低下させる。動作電源電圧の低下に応じて、MISトランジスタのサイズを縮小する場合、一定のスケーリング則に沿って、トランジスタの各パラメータ値の低減が行なわれる。
【0003】
このスケーリング則に従えば、MISトランジスタのゲート絶縁膜の膜厚Toxを小さくし、またしきい値電圧の絶対値Vthを小さくする必要がある。しかしながら、しきい値電圧は、スケーリング則に沿って、その絶対値を小さくすることはできない。しきい値電圧は、所定のドレイン電圧印加条件下で、所定のドレイン電流を生じさせるゲート−ソース間電圧と定義される。
【0004】
しきい値電圧の絶対値Vthが小さくなった場合、ゲート−ソース間電圧Vgsが、0Vとなっても、弱い反転層がチャネル領域に形成され、この反転層を介してサブスレッショルド電流(以下、オフリーク電流と称す)が流れる。このオフリーク電流は、しきい値電圧の絶対値が小さくなるほど増加する。したがって、MISトランジスタがオフ状態のスタンドバイサイクル時において、オフリーク電流が増加し、スタンドバイ電流が増大するという問題が生じる。特に、携帯機器などの電池駆動の機器において、このような半導体装置が用いられる場合、電池寿命の観点から、オフリーク電流を低減することが大きな課題となる。
【0005】
このオフリーク電流を低減するために、しきい値電圧の絶対値Vthを大きくした場合、動作電源電圧を低減した効果が得られず、高速動作が保証されない。そこで、スタンドバイサイクル時におけるオフリーク電流を低減しかつ高速動作性を保証するために、MT−CMOS(マルチ・スレッショルドCMOS)構成が、たとえば特許文献1(特開平6−29834号公報)において提案されている。
【0006】
この特許文献1において提案されるMT−CMOS構成においては、主電源線と副電源線の間に、比較的大きな(中程度の)しきい値電圧の絶対値M−Vthを有するトランジスタを、電源スイッチングトランジスタとして接続する。論理回路を、しきい値電圧の絶対値の小さなL−Vthトランジスタで構成する。この論理回路において、スタンドバイサイクル時にオフ状態となるトランジスタを、副電源線に接続し、スタンドバイ状態時にオン状態となるトランジスタを、主電源線に接続する。
【0007】
スタンドバイサイクル時には、電源スイッチングトランジスタをオフ状態に設定する。スタンドバイサイクル時においては、副電源線の電圧レベルは、電源スイッチングトランジスタのオフリーク電流と論理回路のトランジスタのオフリーク電流が釣り合った電圧レベルに設定される。したがって、この電源スイッチングトランジスタにおける電圧降下により、論理回路の副電源線に接続されるトランジスタのゲート−ソース間電圧が逆バイアス状態となり、より強いオフ状態となり、そのオフリーク電流が、電源スイッチトランジスタの小さなオフリーク電流と相まって低減される。
【0008】
実際に動作を行なうアクティブサイクルにおいては、これらの電源スイッチングトランジスタはオン状態に設定され、副電源線が主電源線に接続され、論理回路は、しきい値電圧の絶対値の小さなトランジスタにより高速で動作する。
【0009】
このMT−CMOS構成において、電源スイッチングトランジスタをより強いオフ状態に設定するために、ハイレベル電源電圧VDDに対して設けられる電源スイッチングトランジスタへ、この電源電圧VDDよりも高い高電圧VPPを与え、ローレベル側電源電圧VSSに対して設けられる電源スイッチングトランジスタに、負電圧VBBを与える構成が、特許文献2(特開平9−116417号公報)に示されている。
【0010】
MISトランジスタの寸法などの各種パラメータは、あるスケーリング則に沿って縮小される。このスケーリング則においては、MISトランジスタのゲート長とゲート絶縁膜の膜厚とは、同じ縮小比で縮小されることが前提となっている。たとえば、ゲート長が、0.25μm(マイクロメータ)のMISトランジスタのゲート絶縁膜の膜厚は、一般に、5nm(ナノメータ)であり、したがって、ゲート長が0.1μm程度のMISトランジスタのゲート絶縁膜の膜厚は、2.0ないし2.5nm程度となる。
【0011】
ゲート絶縁膜を、動作電源電圧の低下に伴って薄くした場合、たとえば電源電圧が1.5V以下の条件に応じて、ゲート絶縁膜を3nm程度にまで薄くした場合、オン状態のMISトランジスタのゲート絶縁膜にトンネル電流が流れ、このオン状態のトランジスタにおける電源電流が増加するという問題が生じる。
【0012】
このようなゲートトンネルリーク電流を低減するために、ゲート絶縁膜膜厚の厚いMISトランジスタで構成される制御回路で、電源スイッチングトランジスタのオン/オフを制御する構成が、特許文献3(特開平11−150193号公報)に示されている。
【0013】
【特許文献1】
特開平6−29834号公報
【0014】
【特許文献2】
特開平9−116417号公報
【0015】
【特許文献3】
特開平11−150193号公報
【0016】
【発明が解決しようとする課題】
図30(A)から図30(C)は、MIS構造のエネルギバンドを概略的に示す図である。図30(A)から図30(C)においては、エネルギバンドとして、ゲートとしてメタル(金属)が用いられる構成のバンドを一例として示す。通常は、MIS構造において、ゲートは不純物ドープトポリシリコンで構成され、半導体の性質を有する。しかしながら、説明を簡略化するために、ゲートにメタルを用いる。また、半導体基板領域は、P型基板である。
【0017】
図30(A)に示すように、ゲートに負の電圧Vを印加した状態を考える。この場合、P型基板中に含まれる正孔が、絶縁膜との界面側に向かって引き寄せられ、P型基板のエネルギバンドが、この絶縁膜とP型基板の界面で上方に曲がり、価電子帯Evがフェルミ準位EFに近づく。また、伝導帯Ecも、この界面近傍において上方に向って曲がる。
【0018】
この負電圧印加時においては、ゲートのフェルミ準位EF(ポリシリコンゲートの場合の伝導帯Ecに相当)も上昇する。この状態においては、P型基板においては、内部に比較して、界面で多数キャリア(正孔)の密度が高くなっており、この状態は、蓄積状態と呼ばれる。この状態では、伝導帯Ecが上方に向って曲がっており、また電子に対するバリアが高くなっており、ゲート絶縁膜を介して電流はトンネリングしない。
【0019】
図30(B)に示すように、ゲートに低い正の電圧Vを印加した場合、ゲートのフェルミレベルEF(価電帯Ec)が低下し、応じてP型基板領域においても、伝導帯Ecおよび価電子帯Evが、この絶縁膜との界面において下方向に向って曲がる。この状態においては、絶縁膜界面から正孔が退けられ、多数キャリア(正孔)の欠乏状態が生じる。界面でのフェルミ準位EFが禁止帯のほぼ中央に位置し、多数キャリアが存在しないため、この状態は空乏状態と呼ばれる。この空乏状態においては、界面にキャリアは存在せず、同様、トンネル電流は生じない。
【0020】
図30(C)に示すように、さらに大きな正の電圧Vをゲートに印加した場合、ゲートのフェルミ準位EFがさらに低下し、P型基板において、界面近傍でのバンドベンディングがさらに大きくなる。この結果、P型基板界面近傍において、フェルミ準位EFが、エネルギギャップEgの中間値Eg/2よりも高くなり、少数キャリアである電子が蓄積される。この状態は、界面の伝導型が内部とは逆転しているため、反転状態と呼ばれる。
【0021】
この反転状態は、MISトランジスタにおいてはチャネルが形成された状態に対応する。このとき、少数キャリアである電子が、ゲート絶縁膜の膜厚δがたとえば3nmの場合、トンネリング現象を起こしてゲートへ流れる。すなわち、チャネルが形成されるMISトランジスタ、すなわち、オン状態のMISトランジスタにおいて直接ゲートへトンネル電流がチャネル領域から流れる。これは、(直接)ゲートトンネル電流と呼ばれる。
【0022】
このゲートトンネル電流の問題は、基板領域がN型の場合でも同様であり、ゲートに印加する電圧の極性およびエネルギ帯の曲がる方向が反対となるだけである。
【0023】
すなわち、MISトランジスタにおいて、ゲート絶縁膜の膜厚が、たとえば3nmと薄くなった場合には、チャネル領域からゲートへ直接ゲートトンネル電流が流れる。このゲートトンネル電流は、ゲート絶縁膜の膜厚が、3nm程度になると、オフリーク電流と同程度となり、それより薄くなると、オフリーク電流よりも多くなる。したがって、動作電源電圧を低くしてゲート絶縁膜をスケーリング則に沿って薄くする場合、このゲートトンネル電流は無視することできない値となり、スタンドバイサイクル時における消費電流を増加させる。
【0024】
ゲートトンネル電流Jは、ほぼ次式であらわされる関係を満たす。
J〜E・exp[−Tox・A・√ψ]
ここで、ψは、ゲート絶縁膜界面の障壁の高さを示し、近似的に、フェルミ準位と界面との表面ポテンシャルψsの差で表わされる。また、Aは、チャネル領域の半導体基板の不純物濃度(電子の実効質量)により決定される定数であり、Eは、ゲート絶縁膜に印加される電界を示す。
【0025】
障壁の高さψは、ゲート絶縁膜の誘電率εiおよびゲート絶縁膜の膜厚Toxの関数である。したがって、たとえば、シリコン酸化膜でゲート絶縁膜を構成した場合、膜厚3nmでトンネル電流が生じた場合、このシリコン酸化膜の膜厚3nmと同じ障壁高さを与えるゲート絶縁膜においても、ゲートトンネル電流が同様に生じる。このゲート絶縁膜としては、シリコン酸化膜の他に、シリコン窒化酸化膜などがある。
【0026】
したがって、このように微細化されたMISトランジスタを構成要素として含む場合、スタンドバイ状態時においては、MISトランジスタのゲートトンネル電流が、オフリーク電流と同程度またはそれ以上の大きさとなり、スタンドバイサイクル時の消費電流を低減することができなくなる。
【0027】
図31は、前述の特許文献3に示されるMT−CMOS回路の構成を示す図である。図31において、論理回路が、1例として、2段の縦続接続されるCMOSインバータIVaおよびIVbにより構成される。これらのCMOSインバータIVaおよびIVbのPチャネルMISトランジスタQPTは、ソースが副電源線SPLに接続され、またNチャネルMISトランジスタQNTのソースが、共通に、副接地線SGLに接続される。これらのインバータIVaおよびIVbのMISトランジスタQPTおよびQNTは、ゲート絶縁膜の膜厚が、2.5nm未満に設定される。
【0028】
副電源線SPLは、電源スイッチングトランジスタPSを介して主電源線MPLに接続され、副接地線SGLが、電源スイッチングトランジスタNSを介して主接地線MGLに接続される。電源スイッチトランジスタNSはゲートに切換制御信号SWCTを受け、電源スイッチトランジスタPSは、ゲートに、切換制御信号SWCTをCMOSインバータCIVを介して受ける。このCMOSインバータCIVは、その内部に含まれるPチャネルMISトランジスタおよびNチャネルMISトランジスタのゲート絶縁膜が、膜厚4nm以上に設定される。CMOSインバータCIVは、主電源線MPL上の電源電圧VCCおよび主接地線MGL上の接地電圧を動作電源電圧として受ける。すなわち、CMOSインバータCIVにおいては、PチャネルMISトランジスタが、ソースが主電源線MPLに接続され、NチャネルMISトランジスタが、そのソースが主接地線MGLに接続される。
【0029】
電源スイッチトランジスタPSおよびNSは、そのゲート絶縁膜の膜厚は、2.5nm以上に設定される。
【0030】
この図31に示す構成において、スタンドバイ時においては、切換制御信号SWがLレベルとなり、CMOSインバータCIVの出力信号がHレベルとなる。したがって、電源スイッチトランジスタNSおよびPSはともにオフ状態となる。この場合、副電源線FPLおよび副接地線SCLがフローティング状態となり、インバータIVaおよびIVbの出力状態が不安定となる。
【0031】
副電源線SPLおよび副接地線SGLのスタンドバイ時の電圧レベルは、論理回路のリーク電流により決定される。チップ毎にトランジスタのパラメータは、ある許容範囲内においてばらついており、これらの副電源線および副接地線のスタンドバイ時の電圧レベルを一定の電圧レベルに維持することができず、チップ毎に副接地線および副電源線の電圧が異なり、アクティブサイクル移行時のインバータIVaおよびIVbの出力電圧レベルが異なり、最悪ケースを想定して回路動作タイミングを決定する必要があり、高速で安定に動作させることができないという問題が生じる。
【0032】
また、この特許文献3においては、インバータIVaおよびIVbにおいてゲートリーク電流を抑制するために、MISトランジスタQPTおよびQNTのウェル領域を個々に分離して配置している。したがって、これらのインバータIVaおよびIVbの段数が大きくなった場合、レイアウト面積が増大するという問題が生じる。
【0033】
また、電源スイッチングトランジスタPSおよびNSの導通時のゲート−ソース電圧Vgsは、電源電圧VCCレベルである。電源電圧VCCが、低い値に設定された場合、これらの電源スイッチングトランジスタPSおよびNSが、十分に深いオン状態とならず、アクティブサイクル時において、副電源線SPLおよび副接地線SGLを安定に所定の電源電圧レベルおよび接地電圧レベルに保持することができなくなるという問題が生じる。特に、電源ノイズが発生した場合、高速でこの電源ノイズを吸収することができず、回路を安定に動作させることができず、電源ノイズにより回路動作マージンが低下する。
【0034】
また、電源スイッチングトランジスタの駆動力を十分に大きくすることができない場合、オフ状態からオン状態への移行時に高速で副電源線および副接地線を所定の電圧レベルに駆動することができず、動作開始までに時間を要し、高速動作に対する障害となる。
【0035】
それゆえ、この発明の目的は、簡易な回路構成で、確実に、スタンドバイ状態時の消費電流を低減することのできる半導体装置を提供することである。
【0036】
この発明の他の目的は、より確実に、スタンドバイ状態時の電流を低減しかつアクティブサイクル移行時高速で動作を行なうことのできる半導体装置を提供することである。
【0037】
【課題を解決するための手段】
この発明の第1の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、第1の振幅の信号を処理する論理ゲートと、この内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きい第2のゲート絶縁膜膜厚を有し、第1の振幅よりも大きな第2の振幅のスイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと内部電源ノードとを電気的に結合する第1のスイッチングトランジスタを含む。
【0038】
この発明の第2の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲートと、内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きな第2のゲート絶縁膜膜厚を有し、スイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと内部電源ノードとを電気的に結合する第1のスイッチングトランジスタと、このスイッチ制御信号の振幅を、振幅制御信号に応じて切換える回路を含む。
【0039】
この発明の第3の観点に係る半導体装置は、各々が、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、与えられた信号を処理する複数の論理回路と、これらの複数の論理回路それぞれに対応して配置され、それぞれ、第1のゲート絶縁膜膜厚よりも大きい第2のゲート絶縁膜膜厚を有し、かつ対応のスイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと対応の論理回路の電源ノードとを電気的に結合する複数のスイッチングトランジスタと、これら複数の論理回路のうち動作状態となる論理回路に対して配置されたスイッチングトランジスタに対してスイッチ制御信号を活性状態として該対応のスイッチングトランジスタを導通状態とするスイッチ制御回路を含む。
【0040】
この発明の第4の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源線の電圧を動作電源電圧として受け、与えられた信号を処理する論理回路と、それぞれ、第1のゲート絶縁膜膜厚よりも大きなゲート絶縁膜膜厚を有し、かつスイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと内部電源線とを電気的に接続する複数のスイッチングトランジスタを含む。
【0041】
この発明の第5の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、ハイレベルの電源電圧を受ける内部電源ノードの電圧を動作電源電圧として受けと動作し、与えられた信号を処理する論理ゲートと、内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きい膜厚を有し、導通時、第1の電源ノードと内部電源ノードとを電気的に結合するNチャネルトランジスタを含む電源スイッチ回路を含む。
【0042】
この発明の第6の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲートと、内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きな膜厚を有し、制御信号に応答して第1の電源ノードと内部電源ノードの間で電流を流す電流ドライブトランジスタと、論理ゲートの動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、内部電源ノードの電圧と基準電圧とを比較し、該比較結果に従って制御信号を生成する比較回路を含む。
【0043】
この発明の第7の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた第1の振幅の信号を処理する少なくとも1個の論理回路と、内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きい膜厚を有し、少なくとも論理回路の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値以上のしきい値電圧を有し、少なくとも第1の振幅以上の振幅のスイッチ制御信号に応答して第1の電源ノードと内部電源ノードの間で電流を流すスイッチングトランジスタと、論理回路に対応して配置され、対応の論理回路の動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、内部電源ノードの電圧と基準電圧とを比較し、該比較結果に従ってスイッチ制御信号を生成する比較回路を含む。
【0044】
この発明の第8の観点に係る半導体装置は、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲートと、この内部電源ノードと第1の電源ノードとの間に接続され、第1のゲート絶縁膜膜厚よりも大きなゲート絶縁膜膜厚を有し、スイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと内部電源ノードとを電気的に結合するスイッチングトランジスタと、論理ゲートの動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、内部電源ノードを所定の電圧レベルにプリチャージするプリチャージ回路を含む。
【0045】
上述の構成により、アクティブサイクル時において電源線を強化することができ、高速で、論理回路を動作させることができ、またスタンドバイ時において、確実に電源スイッチングトランジスタをオフ状態に設定して、リーク電流を低減することができる。
【0046】
【発明の実施の形態】
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体装置の構成を示す図である。図1においては、この半導体装置は、内部機能回路として、4段の縦続接続されるCMOSインバータIV1からIV4を1例として含む。これらのCMOSインバータIV1−IV4は、それぞれ、PチャネルMISトランジスタPTと、NチャネルMISトランジスタNTとを含む。これらのMISトランジスタPTおよびNTのゲート絶縁膜の膜厚は、Tox1であり、たとえば2nmである。
【0047】
CMOSインバータIV1からIV4のPチャネルMISトランジスタのソースおよび基板領域(バックゲート)は共通に、ハイ側擬似電源線(以下、単に電源線と称す)VCCVに接続される。CMOSインバータIV1からIV4のNチャネルMISトランジスタのソースおよび基板領域は、共通に、ロー側擬似電源線(以下、単に擬似接地線と称す)GNDVに接続される。
【0048】
擬似電源線VCCVは、スイッチングトランジスタSW1を介して電源ノードに結合され、擬似接地線GNDVは、スイッチングトランジスタSW2を介して接地ノードに接続される。
【0049】
スイッチングトランジスタSW1は、そのゲート絶縁膜膜厚がTox2のPチャネルMISトランジスタで構成される。このPチャネルMISトランジスタPQは、ソースおよびバックゲートが、たとえば1.0Vの電源電圧Vcc1を与える電源ノードに接続される。
【0050】
スイッチングトランジスタSW2は、ゲート絶縁膜膜厚がTox2のNチャネルMISトランジスタで構成される。このNチャネルMISトランジスタNQは、そのソースおよびバックゲートが接地ノードに接続される。ゲート絶縁膜膜厚Tox2は、たとえば5.5nmである。
【0051】
スイッチングトランジスタSW1へは、CMOSインバータCTLからのスイッチ制御信号/φが与えられ、スイッチングトランジスタSW2のゲートへは、スイッチ制御信号φが与えられる。
【0052】
CMOSインバータCTLは、電源電圧Vcc2および接地電圧を動作電源電圧として受ける。電源電圧Vcc2は、たとえば2.5Vであり、電源電圧Vcc1よりも高い電圧レベルである。このCMOSインバータCTLは、図1に示すCMOSインバータIV1からIV4と同様の構成を有し、構成要素のPチャネルMISトランジスタおよびNチャネルMISトランジスタのゲート絶縁膜の膜厚は、Tox2である。
【0053】
CMOSインバータIV1からIV4の入力初段のインバータIV1に、入力信号Sが与えられる。入力信号Sの振幅は、電源電圧Vcc1である。スイッチ制御信号φおよび/φは、振幅が、Vcc2と電圧Vcc1よりも大きい制御信号であり、このCMOSインバータIV1からIV4の動作モードに応じて、LレベルまたはHレベルに設定される。
【0054】
図2は、図1に示す半導体装置の動作を示すタイミング図である。以下、図2を参照して、図1に示す半導体装置の動作について説明する。
【0055】
この半導体装置のスタンドバイ状態時においては、入力信号Sは不定状態である。このスタンドバイ状態時においては、スイッチ制御信号φが、接地電圧GNDレベル、CMOSインバータCTLからの補のスイッチ制御信号/φは、電圧Vcc2のレベルである。
【0056】
電源スイッチ回路SW1において、MISトランジスタPQは、そのゲートに電圧Vcc2を受け、ソースに電圧Vcc1を受け、ゲート−ソース間電圧が深い逆バイアス状態となる。したがって、このMISトランジスタPQにおけるオフリーク電流をより低減することができ、擬似電源線VCCVに対し、電源ノードからスイッチ回路SW1を介して流れるリーク電流を十分に抑制することができる。また、電源スイッチ回路SW2においても、MISトランジスタNQはオフ状態である。
【0057】
CMOSインバータIV1からIV4において、ゲートトンネル電流が流れ、擬似接地線GNDVの電圧レベルが上昇する場合、擬似接地線GNDVの電圧上昇は、擬似電源線VCCVからの電流供給により生じる。したがって、擬似電源線VCCVの電圧レベルが応じて低下し、ゲートトンネル電流を生じさせるMISトランジスタのゲート電位が応じて変化し、このオン状態のMISトランジスタが、ほぼオフ状態へ駆動され、ゲートトンネル電流の経路が遮断される。
【0058】
したがって、この状態においては、CMOSインバータIV1からIV4は、ほぼ、出力ハイインピーダンス状態となる。擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルは、電源スイッチ回路SW1およびSW2を流れるリーク電流とインバータIV1からIV4を介して流れるリーク電流が釣合った電圧レベルに設定される。
【0059】
アクティブサイクルが始まり、入力信号Sに対する信号処理が行なわれる場合、スイッチ制御信号φが、電圧Vcc2の電圧レベルに上昇し、一方、CMOSインバータCTLからの補のスイッチ制御信号/φが接地電圧レベルに低下する。応じて、電源スイッチ回路SW1およびSW2において、MISトランジスタPQおよびNQが導通し、擬似電源線VCCVが電源ノードに結合され、また擬似接地線GNDVが接地ノードに接続される。
【0060】
このスイッチ制御信号φは、電圧Vcc2の電圧レベルであり、電圧Vcc1よりも高い電圧レベルである。したがって、電源スイッチ回路SW2において、MISトランジスタNQがより深いオン状態となり、技術接地線GNDVの電圧を確実に、接地電圧レベルに固定する。これにより、高速で、擬似接地線GNDVの電圧レベルが安定化され、また、動作時の擬似接地線のノイズを確実に吸収する。MISトランジスタNQのゲート絶縁膜膜厚がTox2と厚い場合においても、安定に、接地電圧GNDを擬似接地線GNDVに供給して、CMOSインバータIV1からIV4を安定に動作させることができる。
【0061】
したがって、CMOSインバータIV1からIV4に、たとえば2.0nmのゲート絶縁膜膜厚Toxを有するMISトランジスタを用いても、アクティブサイクル時、安定にかつ高速で動作させることができる。
【0062】
図3は、電源電圧Vcc1およびVcc2を発生する部分の構成の一例を示す図である。この図3において、半導体装置は、内部回路1と、内部回路1と外部との間で信号/データの授受を行なうI/Oインターフェイス回路2を含む。内部回路1は、図1に示すCMOSインバータIV1−IV4および電源スイッチ回路SW1およびSW2を含む内部機能回路6と、この内部機能回路6の電源を制御するスイッチ制御信号φおよび/φを生成する制御回路5を含む。
【0063】
内部機能回路6とI/Oインターフェイス回路2の間で、信号/データの授受が行なわれる。制御回路5へ、動作モード指示信号がI/Oインターフェイス回路2を介して与えられ、制御回路5が、この動作モード指示信号(内部機能回路6の動作モードを示す)に従ってスイッチ制御信号φおよび/φを生成してもよい。
【0064】
電源電圧Vcc1は、電源ノード3を介して外部から与えられる外部電源電圧EXVcc1に従って生成され、また電源電圧Vcc2は、電源ノード4を介して外部から与えられる電源電圧EXVcc2から生成される。したがって、これらの電源電圧Vcc1およびVcc2の電圧レベルは、外部電源電圧EXVcc1およびEXVcc2により決定される。電源電圧Vcc2が、I/Oインターフェイス回路2および制御回路5へ与えられ、電源電圧Vcc1が、内部機能回路6へ与えられる。
【0065】
外部接地ノード7を介して接地電圧EXGNDが与えられ、内部の接地電圧GNDが生成される。この接地電圧GNDは、I/Oインターフェイス回路2と内部機能回路6とに対して別々に与えられてもよい。I/Oインターフェイス回路2における信号/データ入出力動作が、内部の制御回路5および内部機能回路6の動作に悪影響を及ぼさないように、I/Oインターフェイス回路2と内部機能回路6および制御回路5とに対して接地電圧GNDが、別々の端子(ノード)を介して与えられる。
【0066】
この図3に示すように、2種類の電源電圧EXVcc1およびEXVcc2を外部から与えることにより、特別の内部電圧発生回路を設けることなく、容易に、内部電源電圧Vcc1およびVcc2を生成することができる。
【0067】
図4は、電源電圧Vcc1およびVcc2を発生する部分の他の構成を示す図である。図4においては、外部から電源ノード3を介して与えられる外部電源電圧EXVccから内部電源電圧Vcc1が生成される。電源電圧Vcc2は、この電源電圧Vcc1を昇圧する昇圧回路10により生成される。電源電圧Vcc1が、論理回路6へ与えられ、昇圧回路10からの電源電圧Vcc2が制御回路5へ与えられる。この制御回路5からのスイッチ制御信号φおよび/φは内部機能回路6に含まれる電源スイッチ回路へ与えられる。内部機能回路6は、先の図1に示すCMOSインバータおよび電源スイッチ回路を含む。
【0068】
接地ノード7を介して、接地電圧EXGNDが与えられ、内部の接地電圧GNDが生成される。
【0069】
この図4に示す電源構成においては、外部電源電圧EXVcc1は、電源電圧Vcc1およびVcc2が生成される。特に、電源電圧Vcc2を、昇圧回路10を用いて生成することにより、所望の電圧レベルの電源電圧Vcc2を生成することができる。この半導体装置内部に設けられた昇圧回路10で電源電圧Vcc2を生成することにより、外部から常時この電源電圧Vcc2に対応する電圧を供給する必要がなく、半導体装置が適用されるシステムの電源の要求が緩和される。昇圧回路10は、たとえば、キャパシタのチャージポンプ動作を利用するチャージポンプ回路で構成される。
【0070】
この昇圧回路10を利用して電源電圧Vcc2を生成することにより、電源電圧Vcc2の電圧レベルを最適電圧レベルに設定することができる。これにより、スタンドバイ時においてハイ側の電源スイッチ回路のMISトランジスタを、確実により深いオフ状態に設定してオフリーク電流を低減することができ、また、アクティブ動作時において、ロー側電源スイッチ回路のMISトランジスタをより深いオン状態に設定して接地線のインピーダンスを低減して接地電圧を確実に安定化することができる。
【0071】
図5は、電源電圧Vcc1およびVcc2を発生する回路のさらに他の構成を概略的に示す図である。この図5に示す構成においては、電源ノード4から与えられる外部電源電圧EXVcc2により内部電源電圧Vcc2が生成され、制御回路5へ、動作電源電圧として与えられる。この内部電源電圧Vcc2は、降圧回路12により降圧されて、電源電圧Vcc1が生成される。内部機能回路6へは、この降圧回路12からの電源電圧Vcc1が供給される。制御回路5は、先の図3および4に示す構成と同様、振幅がVcc2のスイッチ制御信号φおよび/φを生成する。
【0072】
接地ノード7に与えられる外部からの接地電圧EXGNDに従って接地電圧GNDが生成され、制御回路5および内部機能回路6へ与えられる。
【0073】
降圧回路12を用いて、内部機能回路6に対する電源電圧Vcc1を生成することにより、システムの電源として、外部電源電圧EXVcc2が利用できる場合に、内部で、所望の電圧レベルの電源電圧Vcc1を生成して、内部機能回路6へ与えることができる。この場合、内部機能回路6の動作条件に応じた最適なレベルに電源電圧Vcc1を設定することができる。
【0074】
[変更例1]
図6は、この発明の実施の形態1の変更例1に従う半導体装置の構成を示す図である。この図6に示す構成においては、スイッチ制御信号φおよび/φを生成する制御回路5において、モード指示信号φFBを受けるレベル変換機能付反転回路CTL1と、このレベル変換機能付反転回路CTL1の出力信号を受けてスイッチ制御信号/φを生成するCMOSインバータCTL2が設けられる。
【0075】
レベル変換機能付反転回路CTL1およびCMOSインバータCTL2へは、電源電圧Vcc2と負電圧VBBが動作電源電圧として与えられる。したがって、スイッチ制御信号φおよび/φは、電圧Vcc2と負電圧VBBの間で変化する。
【0076】
負電圧VBBは、電源電圧Vcc2を受けて、たとえばチャージポンプ動作により負電圧VBBを発生するVBB発生回路15から生成される。電源電圧Vcc2は、電源ノード2へ与えられる外部電源電圧EXVcc2により生成される。
【0077】
この図6に示す内部機能回路6の構成は、図1に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0078】
図7は、図6に示す半導体装置の動作を示すタイミング図である。以下、図7を参照して、この図6に示す半導体装置の動作について説明する。
【0079】
VBB発生回路15は、電源電圧Vcc2から、負電圧VBBを生成する。スタンドバイサイクル時においては、モード指示信号φFBは、Hレベルであり、レベル変換機能付反転回路CTL1の出力するスイッチ制御信号φは、負電圧VBBレベルであり、一方、CMOSインバータCTL2からのスイッチ制御信号/φは、電源電圧Vcc2の電圧レベルである。電源スイッチ回路SW2において、MISトランジスタNQはゲートに負電圧VBBを受け、ゲート−ソース間が、深い逆バイアス状態となり、オフリーク電流を十分に抑制する。電源スイッチ回路SW1においては、MISトランジスタPQが、ゲートに、ソース電圧Vcc1よりも高い電源電圧Vcc2を受けて深いオフ状態にある。したがって、スタンドバイサイクル時において、確実に、電源スイッチ回路SW1およびW2のオフリーク電流を低減でき、応じて、CMOSインバータIV1からIV4におけるゲートトンネル電流およびオフリーク電流を低減することができ、スタンドバイサイクル時の消費電流を低減することができる。
【0080】
アクティブサイクル時においては、モード指示信号φFBがLレベルとなり、レベル変換機能付反転回路CTL1の出力するスイッチ制御信号φが電源電圧Vcc2レベル、CMOSインバータCTL2からのスイッチ制御信号/φが負電圧VBBレベルとなる。したがって、電源スイッチ回路SW1およびSW2において、MISトランジスタPQおよびNQが深いオン状態となり、擬似電源線VCCVおよび擬似接地線GNDVを、確実に、それぞれ電源電圧Vcc1および接地電圧GNDレベルに固定し、これらのCMOSインバータIV1−IV4を安定に動作させる。
【0081】
また、スタンドバイサイクルからアクティブサイクル移行時において、高速で、擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルを安定化させて、安定に論理回路を動作させることができる。
【0082】
なお、電源電圧Vcc1は、電源電圧Vcc2を降圧して生成されてもよく、また外部から与えられてもよい。
【0083】
以上のように、この発明の実施の形態1に従えば、擬似電源供給線と電源供給ノードの間の電源スイッチトランジスタの制御信号の振幅を、擬似電源供給線の電圧を動作電源電圧として受ける論理回路の入力信号振幅よりも大きくしている。従って、スタンドバイ時電源スイッチ回路をより深いオフ状態に設定することができ、スタンドバイ時のリーク電流を低減でき、またアクティブサイクル時においては電源スイッチ回路を深いオン状態に設定することができ、確実に擬似電源供給線を所定電圧レベルに固定して、電源ノイズを低減でき、安定に、論理回路を動作させることができる。
【0084】
ここで、擬似電源供給線は、擬似電源線および擬似接地線を包括的に示し、第1の電源ノードに対応する。電源供給ノードは、内部電源ノードに対応する。
【0085】
[実施の形態2]
図8は、この発明の実施の形態2に従う半導体装置の構成を示す図である。この図8に示す半導体装置においては、図1に示す半導体装置の構成に加えて、さらに、擬似電源線VCCVと電源電圧Vcc1を受ける電源ノードの間に、電源スイッチ回路SW3が設けられ、擬似接地線GNDVと接地ノードの間に、電源スイッチ回路SW4が設けられる。
【0086】
電源スイッチ回路SW3は、電源電圧Vcc1を受ける電源ノードと擬似電源線VCCVの間に接続されかつそのゲートに、スイッチ制御信号φを受け、かつそのバックゲートが接地ノードに接続されるNチャネルMISトランジスタNQ1で構成される。このNチャネルMISトランジスタNQ1は、ゲート絶縁膜膜厚がTox2である。
【0087】
電源スイッチ回路SW4は、擬似接地線GNDVと接地ノードの間に接続されかつそのゲートにCMOSインバータCTLからの補のスイッチ制御信号/φを受け、かつそのバックゲートが、電源電圧Vcc2を供給する電源ノードに接続されるPチャネルMISトランジスタPQ1で構成される。このPチャネルMISトランジスタPQ1は、ゲート絶縁膜膜厚が、Tox2である。
【0088】
この図8に示す半導体装置において、ゲート絶縁膜膜厚Tox1を有するMISトランジスタは、そのしきい値電圧の絶対値Vth1が、たとえば0.2Vであり、またゲート絶縁膜膜厚がTox2であるMISトランジスタは、そのしきい値電圧の絶対値Vth2が、0.5Vに設定される。電源電圧Vcc1は、1.0Vであり、電源電圧Vcc2は、2.5Vである。
【0089】
この図8に示す半導体装置の他の構成は、図1に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0090】
スタンドバイサイクル時においては、図1に示す半導体装置の場合と同様、スイッチ制御信号φは、接地電圧GNDレベルである。この状態において、CMOSインバータCTLからのスイッチ制御信号/φは電源電圧Vcc2の電圧レベルである。したがって、電源スイッチ回路SW1においては、MISトランジスタPQは、深いオフ状態である。電源スイッチ回路SW3においても、MISトランジスタNQ1は、スイッチ制御信号φに従ってオフ状態である。MISトランジスタNQ1は、ゲート絶縁膜膜厚が、Tox2であり、またしきい値電圧の絶対値Vth2が0.5Vであり、十分にオフリーク電流を抑制する。
【0091】
また、電源スイッチ回路SW2およびSW4においても、MISトランジスタNQおよびPQ1はともにオフ状態である。これらは、しきい値電圧の絶対値Vth2が0.5Vであり、ゲート−ソース間電圧が0Vであっても、十分にオフリーク電流を抑制することができる。
【0092】
アクティブサイクルが始まると、スイッチ制御信号φが電源電圧Vcc2の電圧レベルに立上がり、CMOSインバータCTLからのスイッチ制御信号/φが接地電圧レベルに低下する。この状態において、電源スイッチ回路SW1およびSW3において、MISトランジスタPQおよびNQ1がともにオン状態となる。MISトランジスタPQは、そのゲート−ソース間電圧が、+1.0Vである。一方、電源スイッチ回路SW3において、MISトランジスタNQ1のゲート−ソース間電圧は、1.5Vである。したがって、このMISトランジスタNQ1のオン抵抗は、MISトランジスタPQのオン抵抗よりも低くすることができ、アクティブサイクル時、確実に、擬似電源線VCCVを強化して、擬似電源線VCCVを電源電圧Vcc1に固定することができ、電源ノイズを抑制することができる。
【0093】
擬似接地線GNDVにおいても、電源スイッチ回路SW2において、MISトランジスタNQは、ゲート−ソース間電圧が、2.5Vとなり、擬似接地線GNDVを確実に、接地電圧レベルに固定する。この場合、電源スイッチ回路SW4において、MISトランジスタPQ1は、ゲートに接地電圧GNDを受けており、この擬似接地線GNDVの電圧レベルを、そのしきい値電圧の絶対値Vth2(=0.5V)の電圧レベルにクランプする。擬似接地線GNDVの電圧レベルが、そのしきい値電圧の絶対値Vth2を超えると、MISトランジスタPQ1が導通し、擬似接地線GNDVを接地電圧GNDレベルへ放電する。これにより、擬似接地線GNDVにおいて大きなノイズが発生するのを防止することができる。
【0094】
なお、スイッチ制御信号φが、電源電圧Vcc2と負電圧VBBの間で変化する信号であってもよい。この場合、CMOSインバータCTLに対して負電圧VBBがロー側電源電圧として供給される。より一層、スタンドバイ時の電源供給線のオフリーク電流を低減することができ、またアクティブサイクル時の擬似電源供給線を強化することができる。
【0095】
[変更例]
図9は、この発明の実施の形態2の変更例の構成を示す図である。この図9においては、擬似電源線VCCVに対し電源スイッチ回路SW3が設けられ、擬似接地線GNDVに、電源スイッチ回路SW2が設けられる。この図9において、図8に示す電源スイッチ回路SW1およびSW4は設けられない。したがって、スイッチ制御信号φを反転するCMOSインバータCTLが設けられない。この図9に示す半導体装置の他の構成は、図8に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0096】
この図9に示す半導体装置において、スタンドバイサイクル時においては、スイッチ制御信号φは、接地電圧レベルであり、電源スイッチ回路SW2において、MISトランジスタNQは、オフ状態である。一方、電源スイッチ回路SW3において、MISトランジスタNQ1は、そのゲート−ソース間電圧が、−1.0Vであり(Vcc1が1.0V)、深いオフ状態となり、擬似電源線VCCVを電源ノードから強く分離し、スタンドバイサイクル時のリーク電流を抑制する。
【0097】
アクティブサイクル時においては、スイッチ制御信号φは、電源電圧VCC2(2.5V)の電圧レベルに上昇する。PチャネルMISトランジスタを単独で電源スイッチ回路において用いた場合、アクティブサイクル時において、そのゲート−ソース間電圧が、−1.0Vとなり、しきい値電圧の絶対値Vth2が0.5Vの時には、この電源スイッチ回路のPチャネルMISトランジスタの駆動電流が、不充分となる場合が生じることが考えられる。しかしながら、電源スイッチ回路SW3において、NチャネルMISトランジスタNQ1を用いることにより、電源スイッチ回路SW3において、MISトランジスタNQ1は、ゲート−ソース間電圧が、1.5Vとなる。しきい値電圧が、Vth2=0.5Vであっても、MISトランジスタNQ1は、十分に、1.0Vの電源電圧Vcc1を、擬似電源線VCCVへ、より大きな電流駆動力で伝達することができる。
【0098】
また、PチャネルMISトランジスタを電源回路のスイッチングトランジスタとして利用する場合に比べて、電荷の移動度の高いNチャネルMISトランジスタを用いることにより、小占有面積で、安定に擬似電源線VCCVに電源電圧Vcc1を供給することができる。
【0099】
また、電源制御のために相補のスイッチ制御信号を生成する必要がなく、電源制御の回路のレイアウト面積が低減される。
【0100】
また、電源スイッチ回路SW2においても、MISトランジスタNQは、そのゲート−ソース間電圧が、2.5V(=Vcc2)であり、確実に、擬似接地線GNDVを、接地電圧GNDレベルに保持することができる。これにより、擬似電源線VCCVおよび擬似接地線GNDVを所定の電圧レベルに確実に固定することができ、安定にインバータIV1−IV4を動作させることができる。
【0101】
なお、スイッチ制御信号φが負電圧VBBと電源電圧Vcc2の間で変化する場合、PチャネルMISトランジスタをハイ側およびロー側の電源スイッチ回路として用いてもよい。スタンドバイ時のオフリーク電流の低減とアクティブサイクル時の電源の安定化を実現することができる。
【0102】
なお、電源電圧Vcc1およびVcc2は、実施の形態1と同様、外部から与えられてもよく、または内部で生成されてもよい。
【0103】
以上のように、この発明の実施の形態2に従えば、電源スイッチ回路において、そのゲートに、論理回路の電源電圧よりも大きな振幅の制御信号を受けるNチャネルMISトランジスタを配置しており、電源電圧は安定に擬似電源線にアクティブサイクル時供給することができ、安定に論理回路を動作させることができる。
【0104】
[実施の形態3]
図10は、この発明の実施の形態3に従う半導体装置の構成を示す図である。この図10に示す半導体装置の構成は、図1に示す半導体装置と以下の点においてその構成が異なっている。すなわち、電源スイッチ回路SW1を構成するPチャネルMISトランジスタPQ31のチャネルドープ量が、CMOSインバータIV1−IV4に含まれるPチャネルMISトランジスタPTのチャネルドープ量と等しくされる。MISトランジスタPQ31およびPTのゲート絶縁膜の膜厚は、実施の形態1と同様、それぞれ、Tox2およびTox1である。
【0105】
また、電源スイッチ回路SW2を構成するNチャネルMISトランジスタNQ31のチャネルドープ量は、CMOSインバータIV1からIV4に含まれるNチャネルMISトランジスタNTのチャネルドープ量と同じである。これらのMISトランジスタNTおよびNQ31のゲート絶縁膜膜厚は、実施の形態1と同様、それぞれ、Tox1およびTox2である。この図10に示す半導体装置の他の構成は、図1に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0106】
MISトランジスタにおいては、しきい値電圧を調整するために、チャネル領域に不純物注入が行なわれる。この不純物領域に注入される不純物量、すなわちチャネルドープ量が同じ場合、ゲート絶縁膜の膜厚が厚ければ、そのしきい値電圧の絶対値は大きくなる。したがって、PチャネルMISトランジスタPQ31のしきい値電圧の絶対値Vth2は、PチャネルMISトランジスタPTのしきい値電圧の絶対値Vth1よりも大きくなり、またNチャネルMISトランジスタNQ31のしきい値電圧は、NチャネルMISトランジスタNTのしきい値電圧よりも高くなる。これらのMISトランジスタPQ31およびNQ31のしきい値電圧の絶対値は、たとえば0.5Vであり、MISトランジスタPTおよびNTのしきい値電圧の絶対値は、たとえば0.2Vである。
【0107】
したがって、この電源スイッチ回路SW1およびSW2において、MISトランジスタPQ31およびNQ31のしきい値電圧の絶対値は高くなるため、オフ状態時のサブスレッショルド電流を低減することができ、スタンドバイ状態時におけるリーク電流をより低減することができる。単に2種類のゲート絶縁膜膜厚Tox1およびTox2を有するMISトランジスタを生成するために、いわゆる「デュアルゲート絶縁膜プロセス」を行なうだけで、これらの電源切替え用のMISトランジスタと論理回路を構成するMISトランジスタのしきい値電圧を変更することができる。ここで、「デュアルゲート絶縁膜プロセス」は、同一膜厚ののゲート絶縁膜を形成した後、マスクを用いて選択的に厚いゲート絶縁膜を形成することにより、2種類のゲート絶縁膜膜厚を生成するプロセスである。
【0108】
以上のように、電源スイッチ回路のMISトランジスタのチャネルドープ量を、論理ゲート回路の同一導電型のMISトランジスタ(PT,NT)のチャネルドープ量と同じにし、また電源スイッチ回路のMISトランジスタのゲート絶縁膜膜厚を、論理ゲート回路のMISトランジスタのゲート絶縁膜膜厚よりも厚くしている。従って、容易に、電源スイッチ回路のMISトランジスタのしきい値電圧の絶対値を論理ゲート回路のMISトランジスタのそれよりも大きくすることができ、スタンドバイ状態時におけるリーク電流(サブスレッショルド電流およびゲートトンネル電流)を製造プロセスを複雑化させることなく容易に低減することができる。
【0109】
[変更例1]
図11は、この発明の実施の形態3に従う半導体装置の変更例1の構成を示す図である。この図11に示す半導体装置は、以下の点が、図1に示す半導体装置と異なっている。すなわち、電源スイッチ回路SW1において、PチャネルMISトランジスタPQ22のチャネル長Lp2が、CMOSインバータIV1からIV4に含まれるPチャネルMISトランジスタPTのチャネル長Lp1の最大値Lp1(max)よりも大きくされる。
【0110】
また、電源スイッチ回路SW2において、NチャネルMISトランジスタNQ32のチャネル長Ln2は、CMOSインバータIV1からIV4のNチャネルMISトランジスタNTのチャネル長Ln1の最大値Ln1(max)よりも長くされる。
【0111】
この図11に示す半導体装置の他の構成は、図1に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0112】
MISトランジスタにおいて、しきい値電圧は、所定のドレイン電圧印加条件下で、所定の大きさのドレイン電流を供給するゲート−ソース間電圧であると定義される。チャネル長が、長くなった場合、MISトランジスタにおいては、電流供給力が小さくされ、したがって、そのしきい値電圧の絶対値が大きくなる。すなわち、MISトランジスタPQ32およびNQ32を、それぞれCMOSインバータIV1からIV4のMISトランジスタPTおよびNTの最大チャネル長LP1(max)およびLN1(max)よりも長い値に設定すると、これらの電源スイッチ用MISトランジスタPQ32およびNQ32のしきい値電圧の絶対値が、論理回路のMISトランジスタPTおよびNTのしきい値電圧の絶対値よりも大きくなる。
【0113】
しきい値電圧の絶対値が大きくなった場合、オフ状態時のリーク電流、すなわちサブスレッショルド電流を低減することができる。したがって、単にチャネル長を変更するだけで、製造工程を何ら複雑化することなく、電源スイッチ回路SW1およびSW2のオフリーク電流を低減することができ、応じて、論理回路のリーク電流(ゲートトンネル電流およびサブスレショルド電流)を低減することができ、スタンドバイ状態時の消費電流を低減することができる。
【0114】
[変更例2]
図12は、この発明の実施の形態3の変更例2の構成を示す図である。この図12に示す半導体装置は、以下の点が、図1に示す半導体装置とその構成が異なっている。すなわち、電源スイッチ回路SW1において、PチャネルMISトランジスタPQ33のチャネルドープ量が、CMOSインバータIV1からIV4に含まれるPチャネルMISトランジスタPTのチャネルドープ量と異なる。この場合、MISトランジスタPQ33のしきい値電圧の絶対値Vth2が、MISトランジスタPTの、しきい値電圧の絶対値Vth1よりも大きくされる。
【0115】
電源スイッチ回路SW2において、NチャネルMISトランジスタNQ33のチャネルドープ量が、CMOSインバータIV1からIV4のNチャネルMISトランジスタNTのチャネルドープ量と異ならせる。この場合においても、NチャネルMISトランジスタNQ33のしきい値電圧の絶対値Vth2が、NチャネルMISトランジスタNTのしきい値電圧Vth1よりも大きくされる。
【0116】
しきい値電圧の絶対値Vth1は例えば、0.2Vであり、しきい値電圧の絶対値Vth2は、例えば、0.5Vである。
【0117】
このチャネルドープ量を異ならせる場合、PチャネルMISトランジスタPQ33およびPTにおいて、N型基板領域に対し、リン(P)などのN型不純物注入を行なう場合、PチャネルMISトランジスタPQ33のチャネルドープ量が、MISトランジスタPTのチャネルドープ量よりも多くされる。PチャネルMISトランジスタPQ33およびPTのN型基板領域にボロン(Br)などのP型不純物を注入する場合、このMISトランジスタPQ33のチャネルドープ量が、MISトランジスタPTのチャネルドープ量よりも少なくされる。これにより、MISトランジスタPQ33のしきい値電圧の絶対値Vth2を、MISトランジスタPTのしきい値電圧の絶対値Vth1よりも高くすることができる。
【0118】
NチャネルMISトランジスタNQ33およびNTについても、同様、P型基板領域に対し、N型不純物をチャネルドープする場合、NチャネルMISトランジスタNQ33のチャネルドープ量が、MISトランジスタNTのチャネルドープ量よりも少なくされる。P型基板領域に対し、P型不純物をドープしてしきい値電圧を調整する場合、MISトランジスタNQ33のチャネルドープ量が、MISトランジスタNTのチャネルドープ量よりも多くされる。これにより、NチャネルMISトランジスタNQ33のしきい値電圧の絶対値Vth2が、MISトランジスタNTのしきい値電圧の絶対値Vth1よりも大きくされる。
【0119】
この場合、チャネルドープ量は、MISトランジスタPQ33およびNQ33のしきい値電圧の絶対値を大きくすることにより、スタンドバイ状態時におけるMISトランジスタPQ33およびNQ33のオフリーク電流を低減することができ、応じてスタンドバイ状態時の消費電流を低減することができる。
【0120】
チャネルドープ量を、電源スイッチ回路SW1およびSW2のMISトランジスタPQ33およびNQ33と、論理ゲート回路を構成するCMOSインバータIV1からIV4のMISトランジスタPTおよびNTとで異ならせるだけであり、製造工程を複雑化することなく、容易にスタンドバイ状態時のオフリーク電流を低減でき、応じて消費電流を低減することができる。
【0121】
なお、図10から図12に示す構成において、アクティブサイクル時において、電源スイッチ回路SW1は、スイッチ制御信号/φが接地電圧レベルである。したがって、電源電圧Vcc1が電源スイッチ回路SW1に含まれるMISトランジスタPQ31、PQ32およびPQ33のしきい値電圧の絶対値Vth2よりも高い電圧レベルであれば、擬似電源線VCCVに、確実に、電圧Vcc1を伝達することができる。
【0122】
同様、電源スイッチ回路SW2においても、スイッチ制御信号φは、電圧Vcc2レベルであり、電源電圧Vcc1よりも高い電圧レベルである。したがって、Vcc2>Vth2の条件は、確実に満たされ、擬似接地線GNDVは、安定に接地電圧GNDレベルに維持される。
【0123】
なお、この実施の形態3においても、スイッチ制御信号φおよび/φが、負電圧と電源電圧Vcc2の間で変化する信号であってもよい。
【0124】
また、電源電圧Vcc1およびVcc2の発生態様としては、実施の形態1と同様に、外部および内部のいずれで生成する構成が用いられてもよい。
【0125】
以上のように、この発明の実施の形態3に従えば、電源スイッチ回路を構成する膜厚の厚いMISトランジスタのしきい値電圧を、そのチャネルドープ量、またはチャネル長を調整して論理ゲート回路を構成するMISトランジスタのしきい値電圧の絶対値よりも大きくしており、スタンドバイ状態時の電源スイッチ回路のオフリーク電流を低減することができ、スタンドバイ時の低消費電流を、製造プロセスを複雑化することなく低減することができる。
【0126】
[実施の形態4]
図13は、この発明の実施の形態4に従う半導体装置の構成を示す図である。この半導体装置の構成においては、擬似電源線VCCVおよび擬似接地線GNDV上の電圧を動作電源電圧として受ける論理ゲート回路20が設けられる。この論理ゲート回路20は、これまでの実施の形態1から3と同様、1例として、4段の縦続接続されるCMOSインバータで構成される。その構成要素のPチャネルMISトランジスタおよびNチャネルMISトランジスタは、ゲート絶縁膜の膜厚が、Tox1である。
【0127】
擬似電源線VCCVおよび擬似接地線GNDVに対し、それぞれ電源スイッチ回路SW1およびSW2が設けられる。これらの電源スイッチ回路SW1およびSW2は、それぞれ、ゲート絶縁膜の膜厚がTox2のPチャネルMISトランジスタおよびNチャネルMISトランジスタで構成される。
【0128】
これらの電源スイッチ回路SW1およびSW2のオン/オフ状態を設定するために、モード指示信号MODに従ってスイッチ制御信号φを生成する電源制御回路25と、この電源制御回路25の出力するスイッチ制御信号φを反転して補のスイッチ制御信号/φを生成するCMOSインバータCTLが設けられる。電源制御回路25およびCMOSインバータCTLは、電源電圧Vcc2を動作電源電圧として受ける。電源スイッチ回路SW1およびSW2は、それぞれ、導通時、電源電圧Vcc1および接地電圧を、擬似電源線VCCVおよび擬似接地線GNDVに伝達する。
【0129】
ロンリーと回路20に対する入力信号Sは、振幅がVcc1である。
この半導体装置においては、入力信号Sに従って論理ゲート回路20が処理を実行するアクティブサイクルと、この論理ゲート回路20が、次の処理を待つスタンドバイサイクルと、長期にわたって処理が停止されるスリープモードとが準備される。アクティブサイクルとスタンドバイサイクルは、この半導体装置を含むシステムにおいて処理が実行されており、半導体装置が論理処理動作可能な期間であり、これらのアクティブサイクルとスタンドバイサイクルとを合せて、ノーマルモードと以下称する。電源制御回路25は、このモード指示信号MODに従って、スイッチ制御信号φの状態を設定する。
【0130】
図14は、図13に示す電源制御回路25の動作を示すタイミング図である。図14においては、論理ゲート回路20へ与えられる入力信号Sの状態も併せて示す。この入力信号Sは、アクティブサイクル時において、その状態が確定し、スタンドバイサイクル時およびスリープモード時その状態は不定である。
【0131】
アクティブサイクル時においては、電源制御回路25は、モード指示信号に従ってスイッチ制御信号φを、電源電圧Vcc2の電圧レベルに設定する。CMOSインバータCTLからの補のスイッチ制御信号/φは、接地電圧レベルである。したがって、アクティブサイクル時においては、擬似電源線VCCVおよび擬似接地線GNDVには、それぞれ、電源電圧Vcc1および接地電圧が伝達される。
【0132】
スタンドバイサイクル時およびスリープモード時においては、電源制御回路25は、スイッチ制御信号φを接地電圧レベルに設定する。応じて、CMOSインバータCTLからのスイッチ制御信号/φが、電圧Vcc2のレベルに設定される。したがって、電源スイッチ回路SW1およびSW2は、オフ状態にあり、擬似電源線VCCVおよび擬似接地線GNDVが、それぞれ電源ノードおよび接地ノードから分離される。
【0133】
この図14に示す動作タイミング図においては、論理ゲート回路20が実際に入力信号Sに対し、処理を実行するアクティブサイクル時のみ、擬似電源線VCCVおよび擬似接地線GNDVがそれぞれ電源ノードおよび接地ノードに結合される。この図14に示すスイッチ制御信号の制御の場合、アクティブサイクルのみ、電源スイッチ回路SW1およびSW2が動作状態となって、論理ゲート回路20に対して動作電流を供給する。したがって、この電源制御回路25における制御が容易となり、また必要期間のみ動作電流が論理ゲート回路20に供給されるため、消費電流を低減することができる。
【0134】
図15は、図13に示すモード指示信号MODおよびスイッチ制御信号φを発生する部分の構成を概略的に示す図である。図15において、モード指示信号発生部は、外部からの制御信号EXSIGを受けて各種動作モードを指示する制御信号を生成する制御回路30を含む。
【0135】
この制御回路30において、外部制御信号EXSIGに従って、指定された動作モードを指示するモード指示信号を生成するモード検出回路32が設けられる。図15においては、アクティブサイクルが指定されたときのアクティブサイクル指示信号ACTとスリープモードが指定されたときのスリープモード指示信号SLPを、代表的に、このモード検出回路32が生成する動作モード指示信号として示す。
【0136】
電源制御回路25は、このモード検出回路32からのアクティブサイクル指示信号ACTを、モード指示信号MODとして受けてバッファ処理してスイッチ制御信号φを生成するバッファ回路26を含む。
【0137】
アクティブサイクル指示信号ACTは、この半導体装置がアクティブサイクルのある間Hレベルとなり、応じてスイッチ制御信号φがHレベルとなる。スタンドバイサイクル時においては、このアクティブサイクル指示信号ACTがLレベルとなり、応じて、スイッチ制御信号φがLレベルとなる。
【0138】
スリープモード時においては、この半導体装置において、内部動作は停止状態にあり、アクティブサイクル指示信号ACTはLレベルであり、応じてスイッチ制御信号φもLレベルとなる。スリープモード指示信号SLPは、図示しない回路部分の動作を制御するために利用される。このスリープモード指示信号SLPが、たとえば、スリープモード時、内部ノードを所定電位に固定するために用いられてもよく、また特定の図示しない内部回路をリセット状態に維持するために用いられてもよい。
【0139】
なお、このモード検出回路32は、外部からの制御信号EXSIGに従って、モード指示信号ACTおよびSLPを生成している。しかしながら、この半導体装置内部に設けられたカウンタがカウント動作を行い、所定期間信号処理が行なわれない場合に、タイマ出力に従ってスリープモードが指定される場合、このモード検出回路32へは、外部制御信号ではなくこのタイマからのスリープモード指示信号が与えられる。
【0140】
なお、アクティブサイクル指示信号ACTの反転信号ZACTとスリープモード指示信号SLPの論理和をとった信号が、スイッチ制御信号φとして用いられてもよい。補のアクティブサイクル指示信号ZACTはスタンドバイサイクル時にHレベルとなる。この構成の場合、スリープモード時において、アクティブサイクル指示信号ACTが誤って活性化されても、電源スイッチ回路をオフ状態に維持することができる。
【0141】
なお、この半導体装置がDRAM(ダイナミック・ランダム・アクセス・メモリ)であり、スリープモード時においてセルフリフレッシュモードが設定され、所定の周期でメモリセルの記憶データのリフレッシュが行われる場合、リフレッシュ動作に関連する回路においては、リフレッシュ動作時にスイッチ制御信号φを活性化する。列系回路などのリフレッシュに関係しない回路においては、スリープモード時において、スイッチ制御信号φに従って電源スイッチ回路がオフ状態に維持される。アクティブサイクル指示信号ACTとして、アレイ活性化信号を用いて、行系回路に対して配置された電源スイッチ回路に対するスイッチ制御信号を生成する。これにより、セルフリフレッシュモード時においてリフレッシュ実行時、リフレッシュ系回路(行系回路)に対して安定に電源電圧を供給することができる。
【0142】
なお、この制御回路30が動作電源電圧として、電源電圧Vcc1を受けている場合には、電源制御回路25は、このモード検出回路32からの振幅Vcc1の信号を、振幅Vcc2の信号に変換するためのレベル変換機能を備える。
【0143】
スリープモードからノーマルモード移行時のモード切替え時においては、スリープモード完了後所定の時間が経過するまで、アクティブサイクルに移行することは、禁止される。この所定時間は仕様で定められる。従って、通常は、スリープモードからアクティブサイクルへの移行時には、擬似電源線VCCVおよび擬似接地線GNDVは、十分に所定の電圧レベルに駆動することができる。
【0144】
この半導体装置が高周波で動作する場合、アクティブサイクルとスタンドバイサイクルが高速で切換えられる場合がある。ゲート絶縁膜の厚いMISトランジスタを電源スイッチ回路に利用した場合、十分に、擬似電源線VCCVおよび擬似接地線GNDVを、ノーマルモード時においてスタンドバイサイクルからアクティブサイクル移行時に、所定の電圧レベルに駆動することができない場合が生じる可能性がある。したがって、この図14に示すスイッチ制御方法は、この半導体装置が低周波で動作する場合に有効である。
【0145】
[変更例1]
図16は、この発明の実施の形態4に従う半導体装置の変更例1の構成を示す図である。この図16に示す半導体装置は、図13に示す半導体装置と、以下の点でその構成が異なっている。スイッチ制御信号φを生成する電源制御回路35は、電源電圧Vcc1を動作電源電圧として受ける。この電源制御回路35は、アクティブサイクル指示信号ACTに従って電圧Vcc1と接地電圧との間で変化するスイッチ制御信号φを生成する。また、補のスイッチ制御信号/φ1を生成するCMOSインバータCTLへは、電源選択回路37を介して、電源電圧Vcc1およびVcc2の一方が動作電源電圧として与えられる。この電源選択回路37は、スリープモード指示信号SLPに従って、電源電圧の選択動作を行なう。スリープモード指示信号SLPは、図15に示すモード検出回路32から生成され、振幅Vcc2を有し、スリープモード時に活性状態となる。電源選択回路37は、スリープモード指示信号SLPが、スリープモードを指示する時には電源電圧Vcc2を選択し、そうでないときには電源電圧Vcc1を選択する。
【0146】
図16に示す半導体装置の他の構成は、図13に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0147】
図17は、図16に示す半導体装置の動作を示すタイミング図である。以下、図17に示すタイミング図を参照して、図16に示す半導体装置の動作について説明する。
【0148】
この半導体装置は、動作モードとしてノーマルモードとスリープモードとを有する。ノーマルモードは、この論理ゲート回路20が、入力信号Sに従って処理を実行するアクティブサイクルと、次の処理を待合わせるスタンドバイサイクルとを有する。
【0149】
電源制御回路35は、アクティブサイクル指示信号ACTがLレベル(非活性状態)のときには、スイッチ制御信号φを接地電圧レベルに設定する。このノーマルモード時においては、スリープモード指示信号SLPはLレベルの非活性状態であり、電源選択回路37は、電源電圧Vcc1を選択してCMOSインバータCTLへ電源電圧として供給する。したがって、このノーマルモードのスタンドバイ時、スイッチ制御信号/φは、電圧Vcc1の電圧レベルであり、電源スイッチ回路SW1およびSW2は、非導通状態となる。
【0150】
アクティブサイクル時においては、電源制御回路35は、アクティブサイクル指示信号ACTに従ってスイッチ制御信号φを電圧Vcc1レベルに駆動する。応じて、電源スイッチ回路SW2が導通し、擬似接地線GNDVが接地電圧レベルに維持される。一方、CMOSインバータCTLの出力する補のスイッチ制御信号/φは、接地電圧レベルとなり、電源スイッチ回路SW1がオン状態となり、擬似電源線VCCVに電源電圧Vcc1が伝達される。
【0151】
スリープモード時においては、アクティブサイクル指示信号ACTはLレベルであり、電源制御回路35は、スイッチ制御信号φを接地電圧レベルに設定する。このスリープモード指示信号SLPは、スリープモード時Hレベルであり、電源選択回路37は、電源電圧Vcc2を選択する。CMOSインバータCTLは、電源電圧Vcc2を動作電源電圧として受ける。スイッチ制御信号φは接地電圧レベルであり、したがって補のスイッチ制御信号/φは、電源電圧Vcc2の電圧レベルとなる。これにより、電源スイッチ回路SW1が、スリープモード時、より深いオフ状態となり、電源スイッチ回路SW1のオフリーク電流が低減され、応じて、論理ゲート回路20のオフリーク電流およびゲートトンネル電流が低減される。
【0152】
スイッチ制御信号φおよび/φの振幅がスリープモード時に異なる。しかしながら、スリープモード時において、スイッチ制御信号φはLレベルであり、CMOSインバータCTLにおいては、PチャネルMISトランジスタがオン状態NチャネルMISトランジスタがオフ状態となるため、このCMOSインバータCTLに対してはレベル変換機能は特に要求されない。スリープモード指示信号SLPが振幅Vcc2の信号であり、電源選択回路37において電源電圧Vcc1およびVcc2の切替えが行われることが要求されるだけである。
【0153】
この電源選択回路37においては、構成要素として、膜厚Tox2のゲート絶縁膜を有するMISトランジスタを用いる。CMOSトランスミッションゲートを利用することによりMISトランジスタのしきい値電圧の損失を生じさせることなく、電源電圧Vcc1およびVcc2を伝達することができる。
【0154】
ノーマルモード時においては、スイッチ制御信号φおよび/φは、振幅Vcc1であり、高速で、その電圧レベルを変化させて、アクティブサイクルとスタンドバイサイクルとで電源スイッチ回路SW1およびSW2のオン状態/オフ状態を切換える。これにより、半導体装置が高速動作し、アクティブサイクルとスタンドバイサイクルが高速で切換えられる場合においても、擬似電源線VCCVおよび擬似接地線GNDVそれぞれを、アクティブサイクル時、安定に、所定の電圧レベルに設定することができ、高速動作を保証することができる。
【0155】
スタンドバイサイクル時においては、電源スイッチ回路SW1およびSW2においてMISトランジスタのソース電圧トゲート電圧とが等しい電圧レベルに設定されるだけであり、ゲートリーク電流が若干大きくなる。しかしながら、スリープモード時において、電源スイッチ回路SW1を深いオフ状態に維持し、そのオフリーク電流を低減することにより、十分、要求される低消費電流を実現することができる。高速動作時において、ノーマルモードにおけるスタンドバイサイクルのデューティは小さく、このスタンドバイサイクルにおける消費電流は、実使用上、アクティブサイクル時の消費電流に較べて十分に小さくすることができる。特に、低消費電力性は、携帯機器などにおいては、データ保持モードなどにおいて要求されるため、このスリープモード時の消費電流を低減することにより、実使用時に要求される低消費電力性を十分に満たすことができる。
【0156】
[変更例2]
図18は、この発明の実施の形態4の変更例2の構成を示す図である。この図18に示す半導体装置は、図13に示す半導体装置と以下の点が、その構成が異なっている。すなわち、電源制御回路40は、スリープモード指示信号SLPに従ってスイッチ制御信号φを生成する。この電源制御回路40は、電源電圧Vcc2を動作電源電圧として受けており、したがって、スイッチ制御信号φは、先の図13に示す構成と同様、振幅Vcc2である。この図18に示す半導体装置の他の構成は、図13に示す半導体装置の構成と同じであり、対応する部分には同一の参照番号を付し、その詳細説明は省略する。
【0157】
図19は、図18に示す半導体装置の動作を示すタイミング図である。以下、図19を参照して、図18に示す半導体装置の動作について説明する。
【0158】
電源制御回路40は、ノーマルモード時においては、スリープモード指示信号SLPが非活性状態であり、スイッチ制御信号φを電圧Vcc2のレベルに設定する。したがって、CMOSインバータCTLからの補のスイッチ制御信号/φは、接地電圧レベルである。応じて、電源スイッチ回路SW1およびSW2がオン状態となり、擬似電源線VCCVおよび擬似接地線GNDVにそれぞれ電源電圧Vcc1および接地電圧を供給する。
【0159】
したがって、ノーマルモード時においては、アクティブサイクルおよびスタンドバイサイクル両サイクルにおいて、電源制御回路40は、スイッチ制御信号φを電源電圧Vcc2の電圧レベルに設定し、電源スイッチ回路SW1およびSW2を導通状態に設定する。したがって、この半導体装置を高周波動作させる場合においてアクティブサイクルとスタンドバイサイクルが高速で切換えられる場合においても、これらの擬似電源線VCCVおよび擬似接地線GNDVと電源ノードおよび接地ノードの接続の状態は変化しないため、高速で、論理ゲート回路20を動作させることができる。
【0160】
スリープモード時においては、電源制御回路40は、スリープモード指示信号SLPに従って、スイッチ制御信号φを接地電圧レベルに設定する。応じてCMOSインバータCTLからの補のスイッチ制御信号/φが、電源電圧Vcc2のレベルとなる。したがって、電源スイッチ回路SW1が、深いオフ状態となり、確実にそのオフリーク電流を低減できる。応じて、論理ゲート回路20におけるゲートトンネルリーク電流およびオフリーク電流を低減することができる。
【0161】
これにより、高速動作性を損なうことなく、スリープモード時の消費電力を確実に低減することができる。
【0162】
図20は、図18に示す電源制御回路40の構成の一例を示す図である。図20において、電源制御回路40は、スリープモード指示信号SLPを受けるレベル変換機能付き反転回路41を含む。このレベル変換機能付き反転回路41は、振幅Vcc1のスリープモード指示信号SLPを、振幅Vcc2のスイッチ制御信号φに変換する。このスリープモード指示信号SLPは、図15に示すモード検出回路32から与えられる。特に、このスリープモード指示信号SLPが、外部から直接与えられ、その活性化時電圧Vcc2の電圧レベルに設定される場合には、このレベル変換機能付き反転回路41は、特に、レベル変換機能は要求されない。
【0163】
なお、アクティブサイクル、スタンドバイサイクルおよびスリープモードは、この半導体装置が、DRAM(ダイナミック・ランダム・アクセス・メモリ)の場合には、それぞれ、アクティブサイクル、スタンドバイサイクル、およびセルフリフレッシュモードに対応する。したがって、スリープモード時において、たとえばDRAMにおいてデータ保持に関係しない部分に対する電源供給を停止するパワーダウンモードが設定されてもよい。この場合、実施の形態4における半導体装置は、データ保持に関連する回路部分に対応する。
【0164】
この論理ゲート回路20がDRAMにおいて、行選択系の回路でありデータ保持に関連する回路の場合、メモリセルのデータのリフレッシュを実行する場合、スイッチ制御信号φをHレベルに設定する必要がある。セルフリフレッシュモードにおいては高速動作は要求されないため、電源電圧Vcc2のレベルのスイッチ制御信号φを接地電圧レベルに変化させる場合において、十分に時間的余裕をとることができ、また、擬似電源線VCCVおよび擬似接地線GNDVを所定の電圧レベルに設定することができる。行系回路の電源制御回路に対して、スリープモード指示信号SLPとリフレッシュ実行を指示するリフレッシュ活性化信号とを合成した制御信号を与える。
【0165】
以上のように、この発明の実施の形態4に従えば、複数種類の振幅の電源スイッチ制御信号を準備し、動作状態に応じてこのスイッチ制御信号の振幅を切換えており、高速動作性を損なうことなく、低消費電流性能が要求される動作時の消費電流を確実に低減することができる。
【0166】
[実施の形態5]
図21は、この発明の実施の形態5に従う半導体装置の全体の構成を概略的に示す図である。図21において、半導体装置は、複数の回路ブロックLCK1−LCKnを含む。これらの回路ブロックLCK1−LCKnは、それぞれ実施する機能が異なる機能ブロックであってもよい。また、半導体記憶装置のように、1つのメモリアレイが複数のアレイブロックに分割される場合、各アレイブロックに対応して設けられる周辺回路ブロックであってもよい。この周辺回路ブロックとしては、ロウデコーダおよびローカル制御回路を含む。
【0167】
回路ブロックLCK1−LCKnそれぞれに対応して、ハイレベル側電源スイッチ回路SW11−SWn1が設けられ、また、ローレベル側電源スイッチ回路SW12−SWn2が設けられる。これらの電源スイッチ回路SW11…SWn1およびSW12…SWn2は、それぞれ、ゲート絶縁膜の膜厚がTox2のPおよびNチャネルMISトランジスタで構成される。回路ブロックLCK1−LCKnは、それぞれ、ゲート絶縁膜の膜厚がTox1のMISトランジスタで構成される。
【0168】
電源スイッチ回路SW11からSWn1それぞれに対応して、スイッチ制御信号/φ1から/φnを生成するCMOSインバータLCTL1からLCTLnが設けられる。これらのCMOSインバータLCTL1からLCTLnへは、電源制御回路50からのスイッチ制御信号φ1からφnがそれぞれ与えられる。
【0169】
CMOSインバータLCTL1からLCTLnそれぞれに対応して、スリープモード指示信号SLPに従って電源電圧Vcc2およびVcc1の一方を選択する電源選択回路PVS1からPVSnが設けられる。これらの電源選択回路PVS1からPVSnは、スリープモード指示信号SLPの活性化時、電源電圧Vcc2を選択する。スリープモード指示信号SLPが、非活性状態にありノーマルモードを示すときには、これらの電源選択回路PVS1からPVSnは、電源電圧Vcc1を選択する。電源スイッチ回路SW11からSWn1へは、電源電圧Vcc1が供給される。電源電圧Vcc1およびVcc2の関係は、先の実施の形態1から4の半導体装置における電源電圧Vcc1およびVcc2の関係と同じである。
【0170】
電源制御回路50は、モード指示信号MODと回路ブロック指定信号BSとに従って、指定された回路ブロックに対するスイッチ制御信号φを活性状態(Hレベル)に設定する。電源制御回路50は、電源電圧Vcc1を動作電源電圧として受けており、これらのスイッチ制御信号φ1からφnは、各々の振幅は、電源電圧Vcc1に等しい。
【0171】
図22は、図21に示す半導体装置の動作を示すタイミング図である。以下、図22を参照して、図21に示す半導体装置の動作について説明する。ここで、図22においては、回路ブロックLCKj(j=1−n)に対するスイッチ制御信号φjおよび/φjを代表的に示す。
【0172】
ノーマルモード時においては、スリープモード指示信号SLPは非活性状態であり、電源選択回路PVS1からPVSnは、電源電圧Vcc1を選択して、それぞれ対応のCMOSインバータCTL1からCTLnへ動作電源電圧として供給する。アクティブサイクル時においては、電源制御回路50は、モード指示信号MODと、回路ブロック指定信号BSに従って、選択回路ブロックに対するスイッチ制御信号φjを、活性状態に駆動し、非選択回路ブロックに対しては、スイッチ制御信号φjを、Lレベルに指定する。図22においては、選択回路ブロックに対するスイッチ制御信号の状態を実線で示し、非選択回路ブロックに対するスイッチ制御信号の状態を、破線で示す。
【0173】
スイッチ制御信号φjが選択状態へ駆動された場合、その電圧レベルは、電源電圧Vcc1レベルである。スタンドバイ状態時においては、スイッチ制御信号φjが、接地電圧GNDレベル、またCMOSインバータLCTLjからのスイッチ制御信号/φjは、電源電圧Vcc1レベルである。したがって、これらのスイッチ制御信号φjおよび/φjは、ノーマルモード時においては振幅Vcc1の小振幅で変化し、高速で、対応の回路ブロックLCKjに対し、電源電圧Vcc1および接地電圧GNDを供給する。
【0174】
これらの回路ブロックLCK1からLCKnが、高速動作し、スタンドバイサイクルとアクティブサイクルが高速で切換えられる場合においても、安定に、擬似電源線(VCCV)および擬似接地線(GNDV)を安定な電圧レベルに維持することができる。
【0175】
特に、これらの擬似電源線および擬似接地線が、対応の回路グロックに対して配置されるだけであり、その負荷は小さく、電源スイッチ回路は、スタンドバイサイクルからアクティブサイクル移行時に、高速で対応の擬似電源線および擬似接地線を所定の電圧レベルに駆動することができる。
【0176】
また、実際に動作する回路に対して電源電圧が供給されて、対応の回路ブロックが動作するだけであり、非選択回路ブロックに対しては電流は供給されないため、消費電流を低減することができる。
【0177】
スリープモードに移行すると、スリープモード指示信号SLPに従って、電源選択回路PVS1からPVSnが、電源電圧Vcc2を選択して、それぞれ対応のCMOSインバータLCTL1からLCTLnへ動作電源電圧として供給する。この場合、電源制御回路50は、スリープモード指示信号(モード指示信号MODに含まれる)に従って、すべてのスイッチ制御信号φ1からφnを接地電圧GNDレベルに維持する。したがって、CMOSインバータLCTL1からLCTLnにおいては、レベル変換を行なうことなく、電源電圧Vcc2の電圧レベルのスイッチ制御信号/φ1から/φn(/φj)を生成して、電源スイッチ回路SW11からSWn1へ与える。
【0178】
このスリープモード時において、電源スイッチ回路SW11からSWn1は、深いオフ状態となり、それぞれのオフリーク電流が低減され、応じて回路ブロックLCK1からLCKnにおける膜厚Tox1のMISトランジスタにおけるゲートトンネル電流およびオフリーク電流を抑制することができる。
【0179】
以上のように、回路ブロックLCK1からLCKnに内部の論理ゲート回路を分割した場合、各擬似電源線および擬似接地線の負荷が軽減され、アクティブサイクル移行時、高速で、選択回路ブロックに対する擬似電源線および擬似接地線の電圧レベルを、対応の電源スイッチ回路SW11からSWn1およびSW12からSWn2により所定電圧レベルに設定することができる。また、スイッチ制御信号φjのノーマルモード時の振幅はVcc1であり、高速でその状態をモード指示信号に従って切替えることができ、この半導体装置全体の動作速度を損なうことがない。
【0180】
また、スリープモード時においては、電源スイッチ回路SW11からSWn1は、電圧Vcc2のスイッチ制御信号/φ1から/φnをそれぞれ受けて、より深いオフ状態に設定され、それぞれのオフリーク電流が低減される。
【0181】
なお、電源制御回路50の構成としては、図15に示すバッファ回路26を各回路ブロックLCK1からLCKnに対応して設け、アクティブサイクル指示信号ACTの活性化時において、対応のブロック指定信号BSが選択状態の時、対応のスイッチ制御信号φ1からφnを、電圧Vcc1レベルに駆動する構成が用いられればよい。単に、アクティブサイクル指示信号ACTとブロック指定信号BS(BSj)との論理積を取るゲート回路が、各回路ブロックに対して配置されればよい。
【0182】
回路ブロックLCK1からLCKnの分割により、擬似電源線および擬似接地線の負荷が軽減されて、振幅Vcc2のスイッチ制御信号に従って、電源スイッチ回路の状態のアクティブサイクルおよびスタンドバイサイクル間での切換が行なわれても、十分に、対応の擬似電源線および擬似接地線を所定の電圧レベルに駆動することができる場合には、この図21に示すCMOSインバータLCTL1からLCTLnに対し、電源電圧Vcc2が与えられ、またスイッチ制御信号φ1からφnも、振幅Vcc2の信号として生成されてもよい。
【0183】
以上のように、この発明の実施の形態5に従えば、内部回路を複数の回路ブロックに分割し、各回路ブロックごとに電源スイッチ回路を設け、選択回路ブロックに対してのみ、対応の電源スイッチ回路をオン状態に設定しており、高速動作性を損なうことなく、低消費電流が要求される動作モード時の消費電流を低減することができる。
【0184】
[実施の形態6]
図23は、この発明の実施の形態6に従う半導体装置の構成を示す図である。図23において、この半導体装置は、論理ゲート回路として、縦続接続されるCMOSインバータIVaからIVkを含む。これらのCMOSインバータIVaからIVkの各々は、ゲート絶縁膜の膜厚がTox1のPチャネルMISトランジスタおよびゲート絶縁膜の膜厚がTox1のNチャネルMISトランジスタを含む。
【0185】
これらのCMOSインバータIVaからIVkに共通に、擬似電源線VDDVおよび擬似接地線GNDVが配設される。
【0186】
擬似電源線VDDVに対し、電源スイッチ回路SW1a、SW1bおよびSW1cが設けられ、擬似接地線GNDVに対し、電源スイッチ回路SW2a、SW2bおよびSW2cが設けられる。これらの電源スイッチ回路SW1aからSW1cは、それぞれ補のスイッチ制御信号/φに応答して選択的に導通するPチャネルMISトランジスタで構成される。電源スイッチ回路SW1aからSW1cに含まれるMISトランジスタのゲート絶縁膜の膜厚は、Tox2である。
【0187】
電源スイッチ回路SW1aおよびSW1cは、擬似電源線VDDVの両端に配置され、電源スイッチ回路SW1bは、この擬似電源線VDDVの中央部に配置される。擬似電源線VCCVにおける電圧分布を低減することができる。
【0188】
電源スイッチ回路SW2aからSW2cの各々は、スイッチ制御信号φに応答して選択的に導通する、ゲート絶縁膜の膜厚がTox2のNチャネルMISトランジスタで構成される。
【0189】
補のスイッチ制御信号/φは、スイッチ制御信号φを受けるCMOSインバータCTLにより生成される。このCMOSインバータCTLは、電源電圧Vcc2を動作電源電圧として受ける。スイッチ制御信号φの振幅は、電圧Vcc2である。
【0190】
擬似接地線に対しても、この両端に、電源スイッチ回路SW2aおよびSW2cがそれぞれ配置され、擬似接地線GNDVの中央部に、電源スイッチ回路SW2bが配置される。擬似接地線GNDVの電圧分布が生じるのを防止する。
【0191】
図24は、図23に示す半導体装置の動作を示すタイミング図である。以下、図24を参照して、この図23に示す半導体装置の動作について説明する。
【0192】
アクティブサイクル時においては、スイッチ制御信号φは、電源電圧Vcc2のレベル、スイッチ制御信号/φは接地電圧GNDのレベルである。この状態においては、擬似電源線VDDVに対しては、電源スイッチ回路SW1aからSW1cを介して電源電圧Vcc1が供給される。同様、擬似接地線GNDVにおいても、電源スイッチ回路SW2aからSW2cがオン状態となり、擬似接地線GNDVを接地ノードに結合する。
【0193】
擬似電源線VDDVおよび擬似接地線GNDVにおける配線抵抗などの影響を排除して、擬似電源線VDDVおよび擬似接地線GNDVにおいて電圧分布が生じるのを防止することができ、CMOSインバータIVbからIVkを安定に動作させることができる。また、複数の電源スイッチ回路SW1aからSW1cが設けられており、電流供給力が大きくなっており、擬似電源線VDDVに、大きな電流駆動力で、電源電圧Vcc1を供給することができる。また、擬似接地線GNDVに対しても電源スイッチ回路SW2aからSW2cが設けられており、大きな電流駆動力で擬似接地線GNDVを接地電圧レベルに放電することができる。応じて、これらのCMOSインバータIVaからIVkを、入力信号Sに従って高速でかつ安定に動作させることができる。
【0194】
スタンドバイサイクル時においては、スイッチ制御信号φは、接地電圧GNDレベル、スイッチ制御信号/φが、電源電圧Vcc2の電圧レベルに設定される。したがって、電源スイッチ回路SW1aからSW1cの含まれるPチャネルMISトランジスタを深いオフ状態に設定することができ、これらの電源スイッチ回路SW1aからSW1cにおけるオフリーク電流を確実に抑制することができ、応じて、CMOSインバータIVaからIVkにおけるリーク電流(オフリーク電流およびゲートトンネル電流)を低減することができる。
【0195】
また、アクティブサイクルとスタンドバイサイクルが高速で切換えられる場合においても、擬似電源線VDDVおよび擬似接地線GNDVは、それぞれ、複数の電源スイッチ回路SW1aからSW1cおよびSW2aからSW2cにより駆動されている。従って、擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルを、アクティブサイクル移行時高速で安定化させることができ、CMOSインバータIVaからIVkを高速かつ安定に動作させることができる。
【0196】
スリープモード時においては、スタンドバイサイクル時と同様、スイッチ制御信号φは接地電圧GNDレベル、スイッチ制御信号/φは電源電圧Vcc2の電圧レベルである。したがって、スタンドバイサイクル時と同様、これらの擬似電源線VDDVに対する電源スイッチ回路SW1aからSW1cを深いオフ状態に設定することができ、スリープモード時の電源スイッチ回路のオフリーク電流を確実に抑制することができる。応じて、CMOSインバータIVaからIVkにおけるゲートトンネル電流およびオフリーク電流を抑制でき、消費電流を低減することができる。
【0197】
なお、スイッチ制御信号φおよび/φの生成態様としては、先の実施の形態1から5のいずれの制御態様が用いられてもよい。
【0198】
以上のように、この発明の実施の形態6に従えば、1つの論理ゲート回路に対し設けられる擬似電源線および擬似接地線各々に対し、複数の電源スイッチ回路をそれぞれ設けている。したがって、これらの擬似電源線および擬似接地線において、配線抵抗による電源電圧および接地電圧の分布が生じるのを防止することができる。また、アクティブサイクル時、これらの擬似電源線および擬似接地線の電圧レベルを安定に維持することができ、回路動作時に安定に動作電源電圧を供給でき、電源ノイズの発生を抑制できる。応じて、論理ゲート回路の動作マージンが損なわれるのを防止することができ、安定かつ高速で動作させることができる。
【0199】
また、スタンドバイサイクル時およびスリープモード時などの低消費電流が要求される動作状態時においては、深いオフ状態に電源スイッチ回路を設定しており、これらの低消費電流が要求される動作モード/サイクル時の電源スイッチ回路のオフリーク電流を防止でき、応じて論理ゲート回路におけるゲートトンネル電流およびオフリーク電流を抑制することができる。
【0200】
なお、スイッチ制御信号φを生成する電源制御回路の構成としては、図15に示す構成を利用することができる。
【0201】
[実施の形態7]
図25は、この発明の実施の形態7に従う半導体装置の構成を示す図である。この図25に示す半導体装置は、図1に示す半導体装置と、以下の点において、その構成が異なっている。すなわち、スタンドバイ状態時、擬似電源線VCCVおよび擬似接地線GNDVを、中間電圧(Vcc1)/2のレベルにプリチャージするプリチャージ回路60が設けられる。このプリチャージ回路60は、スタンドバイ状態指示信号φSTBに応答して導通し、擬似電源線VCCVおよび擬似接地線GNDVにそれぞれ、中間電圧(Vcc1)/2を伝達するNチャネルMISトランジスタNXVおよびNXGを含む。この図25に示す半導体装置の他の構成は、図1に示す半導体装置と同様であり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【0202】
スイッチ制御信号φおよび/φは、振幅Vcc2であり、スタンドバイ状態指示信号φSTBは、振幅がVcc1である。
【0203】
図26は、図25に示す半導体装置の動作を示すタイミング図である。以下、図26を参照して、この図25に示す半導体装置の動作について説明する。
【0204】
スタンドバイサイクル時においては、スイッチ制御信号φが接地電圧GNDレベル、補のスイッチ制御信号/φが、電源電圧Vcc2の電圧レベルである。また、スタンドバイ状態指示信号φSTBが、電源電圧Vcc1の電圧レベルにある。この状態においては、電源スイッチ回路SW1およびSW2は、オフ状態にある。
【0205】
プリチャージ回路60においては、スタンドバイ状態指示信号φSTBに従って、その内部のMISトランジスタNXVおよびNXGが導通し、中間電圧(Vcc1)/2が擬似電源線VCCVおよび擬似接地線GNDVに伝達される。したがって、スタンドバイサイクル時においては、擬似電源線VCCVおよび擬似接地線GNDVは、中間電圧(Vcc1)/2のレベルに維持される。
【0206】
アクティブサイクルが始まると、スタンドバイ状態指示信号φSTBが、接地電圧GNDレベルとなる。プリチャージ回路60においては、MISトランジスタNXVおよびNXGがオフ状態となり、擬似電源線VCCVおよび擬似接地線GNDVに対する中間電圧レベルへのプリチャージ動作が完了する。
【0207】
また、スイッチ制御信号φが、電源電圧Vcc2の電圧レベル、補のスイッチ制御信号/φが接地電圧GNDレベルに駆動される。擬似電源線VCCVは、電源スイッチ回路SW1により、電源電位Vcc1の電圧レベルへ駆動され、擬似接地線GNDVは、電源スイッチ回路SW2を介して接地電圧GNDレベルに駆動される。
【0208】
したがって、論理ゲート回路20に対する入力信号Sが、アクティブサイクル時において変化する場合、擬似電源線VCCVおよび擬似接地線GNDVが、それぞれ中間電圧(Vcc1)/2から、それぞれ電源電圧Vcc1および接地電圧GNDレベルに駆動されるだけであり、これらの擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルの確定タイミングをほぼ一定にすることができる。すなわち、プリチャージ回路60が設けられていない場合、擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルは、論理ゲート回路20におけるリーク電流の値により決定される。このリーク電流は、論理ゲート回路20を構成するMISトランジスタのゲート絶縁膜膜厚およびしきい値電圧に依存する。これらのゲート絶縁膜膜厚およびしきい値電圧は、ある範囲をもって半導体装置ごとに異なる。したがって、擬似電源線VCCVおよび擬似接地線GNDVのアクティブサイクル開始時の電圧レベルが、各半導体装置ごとに異なり、最悪ケースを想定して、回路動作マージンを決定する必要があり、高速動作を保証することができない。
【0209】
しかしながら、この図25に示すように、プリチャージ回路60を用いて、擬似電源線VCCVおよび擬似接地線GNDVをスタンドバイ状態時、所定の電圧レベルに固定することにより、アクティブサイクル開始時の擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルは、この論理ゲート回路20におけるリーク電流にかかわらず、中間電圧(Vcc1)/2のプリチャージ電圧レベルに固定される。したがって、各半導体装置において、アクティブサイクル開始時の擬似電源線VCCVおよび擬似接地線GNDVの出発電圧レベルを一定とすることができ、これらの擬似電源線VCCVおよび擬似接地線GNDVの電圧確定タイミングを一定とすることができ、動作マージンを改善することができ、高速動作を保証することができる。特に、スリープモード時などにおいて長期に渡ってスタンドバイ状態が維持され、擬似電源線VCCVの電圧レベルが、電源電圧Vcc1から大きくずれ、元の電源電圧レベル復帰に長時間を要し、高速動作をすることができなくなるという状態が生じるのを防止することができる。
【0210】
また、擬似電源線VCCVおよび擬似接地線GNDVが中間電圧レベルに設定されるため、論理ゲート回路20においてオン状態のMISトランジスタのゲート−ソース間電圧の絶対値を低減することができ、オン状態のMISトランジスタにおけるゲートトンネル電流低減することができる。また、オフ状態のMISトランジスタにおいては、ゲート−ソース間電圧を深い逆バイアス状態に設定することができ、論理ゲート回路のMISトランジスタのオフリーク電流を低減することができる。
【0211】
なお、このプリチャージ回路60に含まれるMISトランジスタNXVおよびNXGは、ゲート絶縁膜の膜厚は、それらの基板領域が他の素子と分離されており、バックゲートがフローティング状態とされている場合には、ゲート絶縁膜膜厚Tox1およびTox2のいずれであってもよい。
【0212】
また、MISトランジスタNXVおよびNXGのしきい値電圧は、0.5Vに設定されても、電源電圧Vcc1が1.0Vであり、スタンドバイ状態指示信号φSTBのHレベルが、電源電圧Vcc2であれば、十分に中間電圧(Vcc1)/2を伝達することができる。この場合、スタンドバイ状態指示信号φSTBのHレベルが、電圧Vcc1であっても、MISトランジスタNXGおよびNXVにおいては、ゲート−ソース間電圧が閾値電圧と同じ電圧レベルであり、中間電圧(Vcc1)/2を伝達することができる。ただし、これらのプリチャージ用のトランジスタのゲート絶縁膜は、ゲートトンネル電流を抑制するため、Tox2に設定される。
【0213】
図27は、図25に示すスイッチ制御信号φおよびスタンドバイ状態指示信号φSTBを発生する電源制御信号発生部の構成の一例を示す図である。図27において、電源制御信号発生部は、振幅Vcc1のアクティブサイクル指示信号ACTの振幅を変換して、振幅Vcc2のスイッチ制御信号φを生成するレベル変換機能付きバッファ回路65と、アクティブサイクル指示信号ACTを反転して、スタンドバイ状態指示信号φSTBを生成する反転回路66を含む。この反転回路66は、電源電圧Vcc1を動作電源電圧として受ける。
【0214】
アクティブサイクル指示信号ACTは、たとえば図15に示すモード検出回路から生成され、この半導体装置が動作状態に設定されたときに活性化される。このアクティブサイクル指示信号ACTは、DRAMにおいては、メモリセルアレイを選択状態へ駆動するアレイ活性化信号(行選択指示信号)であり、またSRAM(スタティック・ランダム・アクセス・メモリ)においては、チップイネーブル信号に相当する。
【0215】
この図27に示す電源制御信号発生部を利用することにより、互いに振幅の異なるスイッチ制御信号φおよびスタンドバイ状態指示信号φSTBを、それぞれ、同じアクティブサイクル指示信号ACTに基づいて生成することができる。
【0216】
なお、この図27に示す電源制御信号発生部の構成の場合、スリープモード時においては、アクティブサイクル指示信号ACTがLレベルの非活性状態となるため、スタンドバイ状態指示信号φSTBがHレベルの活性状態となり、スリープモード期間中、擬似電源線VCCVおよび擬似接地線GNDVが、中間電圧(Vcc1)/2の電圧レベルにプリチャージされる。
【0217】
しかしながら、この半導体装置において擬似電源線VDDVおよび擬似接地線GNDVにおけるスタンドバイサイクルデューティが小さく、その電圧変動が十分小さい場合、また、高速動作時において、スタンドバイサイクルからアティ部サイクル移行時において、擬似電源線VCCVおよび擬似接地線GNDVの電圧レベルの変化が間に合わない場合には、スリープモード時においてのみ、この図25に示すプリチャージ回路60が活性化されて、擬似電源線VDDVおよび擬似接地線GNDVを、中間電圧レベルへプリチャージするように構成されてもよい。この場合には、単にスリープモード指示信号に従って、スタンドバイ状態指示信号φSTBが生成される。
【0218】
以上のように、この発明の実施の形態7に従えば、半導体装置が、動作停止状態のときに、擬似電源線および擬似接地線を所定の電圧レベルにプリチャージするように構成しており、この動作停止状態解除時の、擬似電源線および擬似接地線の電圧レベルのばらつきを抑制でき、早いタイミングで電源電圧および接地電圧を確定状態に設定でき、回路動作マージンを十分に確保でき、回路動作を安定化させることができる。
【0219】
また、このプリチャージ電圧を電源電圧と接地電圧の間の中間電圧レベルに設定した場合、オン状態のMISトランジスタのゲート−ソース間電圧を低減でき、ゲートトンネル電流を効果的に低減することができ、スタンドバイサイクルなどの動作停止状態時における消費電流を低減することができる。
【0220】
なお、このプリチャージ回路60を利用する構成は、先の実施の形態1から6の構成と組合せて用いられてもよい。
【0221】
[実施の形態8]
図28は、この発明の実施の形態8に従う半導体装置の構成を示す図である。図28において、半導体装置は、縦続接続される複数のインバータを含む論理ゲート回路20を含む。この論理ゲート回路20に含まれるMISトランジスタは、ゲート絶縁膜の膜厚がTox1であり、入力信号Sに従って予め定められた処理(本実施例においては遅延および・または反転)を実行する。
【0222】
この論理ゲート回路20に対し、内部電源線INPLと擬似接地線GNDVが配置される。内部電源線INPLは、この論理ゲート回路20に含まれるCMOSインバータのPチャネルMISトランジスタのソースに共通に接続され、擬似接地線GNDVは、論理ゲート回路20のNチャネルMISトランジスタのソースに共通に接続される。
【0223】
擬似接地線GNDVには、スイッチ制御信号φに応答して選択的に導通する電源スイッチ回路SW2が設けられる。この電源スイッチ回路SW2は、ゲート絶縁膜膜厚がTox2のNチャネルMISトランジスタで構成される。これらのお論理ゲート回路20および電源スイッチ回路SW2の構成は、先の実施の形態1から7の構成と同じである。
【0224】
内部電源線INPLに対し、活性化時ノード73上の電圧と内部電源線INPL上の電圧を比較し、その比較結果に従って制御信号/φAを生成する比較回路75と、スイッチ制御信号φに応答して選択的に導通して、この比較回路75を活性化するNチャネルMISトランジスタ77と、制御信号/φAに従って、内部電源線INPLへ、電源電圧Vcc2を供給する電源ノードから電流を供給する電源ドライブ回路SWAが設けられる。比較回路75および活性化トランジスタ77は、ゲート絶縁膜の膜厚がTox2のMISトランジスタで構成される。比較回路75は、電源電圧Vcc2を動作電源電圧として受ける。
【0225】
電源ドライブ回路SWAは、ゲート絶縁膜膜厚がTox2のPチャネルMISトランジスタPMで構成される。MISトランジスタPMは、電源電圧Vcc2を供給する電源ノードと内部電源線INPLの間に接続されかつそのゲートに比較回路75からの電源ドライブ制御信号/φAを受ける。
【0226】
比較回路75は、ノード73上の電圧を負入力に受け、内部電源線INPL上の電圧を、正入力に受け、活性化時、このノード73上の電圧と内部電源線INPL上の電圧を差動的に増幅する。この比較回路75の出力信号/φAは、デジタル的に電源電圧Vcc2と接地電圧GNDの間で変化してもよく、またアナログ的に、内部電源線INPL上の電圧とノード73上の電圧の差に応じて変化してもよい。
【0227】
ノード73上の電圧レベルを、動作モードに応じて設定するために、スイッチ制御信号φを受けるインバータ71と、スイッチ制御信号φとインバータ71の出力信号に応答して選択的に導通し、導通時、基準電圧Vrefをノード73へ伝達するCMOSトランスミッションゲート70と、インバータ71の出力信号に応答して選択的に導通し、導通時ノード73を接地電圧レベルに維持するNチャネルMISトランジスタ72を含む。CMOSトランスミッションゲート70およびインバータ71は、ゲート絶縁膜膜厚がTox2のPおよびNMISトランジスタで構成される。MISトランジスタ72は、ゲート絶縁膜膜厚が、Tox2である。
【0228】
インバータ71は、電源電圧Vcc2を動作電源電圧として受ける。スイッチ制御信号ファイの振幅はVcc2である。しかしながら、スイッチ制御信号φは、電源電圧Vcc2と負電圧との間で変化してもよい。
【0229】
この図28に示す半導体装置において、ゲート絶縁膜膜厚がTox1のMISトランジスタは、しきい値電圧の絶対値が、0.2Vであり、またゲート絶縁膜の膜厚がTox2のMISトランジスタは、そのしきい値電圧の絶対値が0.5Vである。
【0230】
基準電圧Vrefは、1.0Vであり、電源電圧Vcc2は、2.5Vである。ゲート絶縁膜膜厚Tox1およびTox2は、たとえば、それぞれ、2nm、および5.5nmである。
【0231】
図29は、図28に示す半導体装置の動作を示すタイミング図である。以下、図29を参照して、この図28に示す半導体装置の動作について説明する。
【0232】
スタンドバイサイクル時においては、スイッチ制御信号φは接地電圧GNDレベルである。したがって、CMOSトランスミッションゲート70が非導通状態となり、一方、MISトランジスタ72が導通状態となり、ノード73が接地電圧GNDレベルに維持される。比較回路75に対しては、活性化トランジスタ77がオフ状態であり、その出力信号/φAが、電源電圧Vcc2の電圧レベルに維持される。電源ドライブ回路SWAにおいて、MISトランジスタPMがオフ状態となる。
【0233】
比較回路75において、活性化トランジスタ77がオフ状態の時に、その出力信号が電源電圧Vcc2のレベルに設定される構成は以下のようにして実現することができる。比較回路77を、カレントミラー型の差動増幅回路で構成し、このカレントミラー段を電源ノードに結合する。または、差動増幅回路の出力部に対して、スイッチ制御信号φに応答して導通して出力部を電源電圧レベルにプルアップするPチャネルトランジスタを設ける。
【0234】
電源スイッチ回路SW2においても、スイッチ制御信号φに応答して、NチャネルMISトランジスタがオフ状態となり、擬似接地線GNDVが、接地ノードから分離される。これらの内部電源線INPLおよび擬似接地線GNDVは、この論理ゲート回路20におけるリーク電流に応じた電圧レベルに維持される。スタンドバイサイクルにおける入力信号Sの論理レベルは、任意である。
【0235】
アクティブサイクルが始まると、スイッチ制御信号φが電源電圧Vcc2の電圧レベルに駆動される。応じて、電源スイッチ回路SW2においてMISトランジスタが導通し、擬似接地線GNDVが接地ノードに結合され、その電圧レベルが接地電圧GNDに維持される。
【0236】
一方、CMOSトランスミッションゲート70が導通し、またMISトランジスタ72が非導通状態となり、ノード73へは、CMOSトランスミッションゲート70を介して基準電圧Vrefが与えられる。活性化トランジスタ77が導通し、比較回路75は、その比較動作が活性化され、内部電源線INPL上の電圧Vcc1とノード73上の基準電圧Vrefとを比較し、その比較結果に応じて電流ドライブ制御信号/φAを生成する。内部電源線INPL上の電圧Vcc1が、基準電圧Vrefよりも高い場合には、比較回路75の出力信号がハイレベルとなり、電流ドライブ制御回路SWAのMISトランジスタPMのコンダクタンスが低下し、この内部電源線INPLへの供給電流量が低減される。一方、電圧Vcc1が、基準電圧Vrefよりも低い場合には、比較回路75の出力信号がローレベルとなり、MISトランジスタPMのコンダクタンスが増大し、内部電源線INPLへ電流が供給され、電圧Vcc1の電圧レベルが上昇する。
【0237】
この比較回路75の出力信号/φAの電圧レベルは、電圧Vcc1と基準電圧Vrefの差に応じて決定され、内部電源線INPL上の電圧は、安定化時、基準電圧Vrefと同じ1.0Vとなる。この電源ドライブ回路SWAにより、内部電源線INPLに電流が供給され、論理ゲート回路20が、安定に動作する。
【0238】
MISトランジスタPMと比較回路75のフィードバックループで構成される電源回路は、電源電圧Vcc2を降圧して内部電源電圧Vcc1を生成する内部降圧回路として用いられる。この内部降圧回路を、擬似電源線を駆動する回路に利用することにより、電源電圧Vcc2から、所望の最適な電圧レベルの内部電源電圧Vcc1を生成することができる。
【0239】
この内部降圧回路を利用する場合においても、電流ドライブ用のMISトランジスタPMのゲート絶縁膜膜厚がTox2と厚くされており、ゲートトンネル電流を生じさせず、また論理ゲート回路20に対するリーク電流カット用トランジスタとして駆動させることができる。
【0240】
なお、実施の形態8において実施の形態3と同様に電流スイッチ回路のMISトランジスタと論理ゲ−ト回路20のMISトランジスタのしきい値電圧の調整のためにチャネルドープ量、およびゲ−ト長が適当に調整されてもよい。
【0241】
電流スイッチ回路SWAおよびSW2の電流ドライブトランジスタおよび論理ゲ−ト回路のMISトランジスタのチャネル領域に、しきい値電圧調整のために不純物注入が行なわれる。この不純物領域に注入される不純物量、すなわちチャネルドープ量が同じ場合、ゲート絶縁膜の膜厚が厚ければ、そのしきい値電圧の絶対値は大きくなる。したがって、PチャネルMISトランジスタPMのしきい値電圧の絶対値は、論理ゲ−ト回路20のPチャネルMISトランジスタのしきい値電圧の絶対値よりも大きくなり、また電流スイッチ回路SW2のNチャネルMISトランジスタのしきい値電圧は、論理ゲ−ト回路20のNチャネルMISトランジスタのしきい値電圧よりも高くなる。これらの電流スイッチ回路のMISトランジスタのしきい値電圧の絶対値は、たとえば0.5Vであり、論理エーと回路20のPおよびNMISトランジスタのそれぞれのしきい値電圧の絶対値は、たとえば0.2Vである。
【0242】
電源スイッチ回路のMISトランジスタのチャネルドープ量を、論理ゲート回路の同一導電型のMISトランジスタ(PT,NT)のチャネルドープ量と同じにし、また電源スイッチ回路のMISトランジスタのゲート絶縁膜膜厚を、論理ゲート回路のMISトランジスタのゲート絶縁膜膜厚よりも厚くしている。従って、容易に、電源スイッチ回路のMISトランジスタのしきい値電圧の絶対値を論理ゲート回路のMISトランジスタのそれよりも大きくすることができ、スタンドバイ状態時におけるリーク電流(サブスレッショルド電流およびゲートトンネル電流)を製造プロセスを複雑化させることなく容易に低減することができる。
【0243】
チャネル長を調整する場合、電源スイッチ回路SWAにおいて、PチャネルMISトランジスタPMのチャネル長を、論理ゲ−ト回路20に含まれるPチャネルMISトランジスタのチャネル長の最大値よりも大きくする。また、電源スイッチ回路SW2において、NチャネルMISトランジスタのチャネル長は、論理ゲ−ト回路20のNチャネルMISトランジスタのチャネル長の最大値よりも長くする。しきい値電圧の絶対値が大きくなった場合、オフ状態時のリーク電流、すなわちサブスレッショルド電流を低減することができる。したがって、単にチャネル長を変更するだけで、製造工程を何ら複雑化することなく、電源スイッチ回路SW1およびSW2のオフリーク電流を低減することができ、応じて、論理回路のリーク電流(ゲートトンネル電流およびサブスレショルド電流)を低減することができ、スタンドバイ状態時の消費電流を低減することができる。
【0244】
チャネルドープ量を調整する他の構成として、電源スイッチ回路SWAにおいて、PチャネルMISトランジスタPMのチャネルドープ量が、論理ゲ−ト回路20に含まれるPチャネルMISトランジスタのチャネルドープ量と異なされる。この場合、電流ドライブトランジスタPMのしきい値電圧の絶対値が、論理ゲ−ト回路20のMISトランジスタ、しきい値電圧の絶対値よりも大きくされる。電源スイッチ回路SW2において、NチャネルMISトランジスタのチャネルドープ量が、論理ゲ−ト回路20のNチャネルMISトランジスタのチャネルドープ量と異ならせる。この場合においても、電源スイッチ回路SW2のNチャネルMISトランジスタのしきい値電圧の絶対値が、論理ゲ−ト回路20のNチャネルMISトランジスタNTのしきい値電圧よりも大きくされる。チャネルドープ量を、電源スイッチ回路SWAおよびSW2のMISトランジスタと、論理ゲート回路20のPおよびNMISトランジスタとで異ならせるだけであり、製造工程を複雑化することなく、容易にスタンドバイ状態時のオフリーク電流を低減でき、応じて消費電流を低減することができる。
【0245】
なお、電源電圧Vcc2は、外部から与えられる電源電圧であってもよく、外部電源電圧を降圧して生成される降圧電源電圧であってもよい。
【0246】
なお、内部電源線INPLに対し、比較回路75と相補的な比較動作を行なう比較回路の出力信号に従ってそのコンダクタンスが制御されるNチャネルMISトランジスタが、電流ドライブトランジスタとして設けられてもよい。すなわち内部電源線INPLに対して、電流ドライブトランジスタとしてPチャネルMISトランジスタおよびNチャネルMISトランジスタを設けて、電源の強化を図る。この場合、電流ドライブトランジスタとして、ゲート絶縁膜の膜厚がTox2のNチャネルMISトランジスタが単独で用いられてもよい。
【0247】
また、このスイッチ制御信号φの論理レベルの切換は、アクティブサイクルとスタンドバイサイクルで切換えずに、先の実施の形態6におけるように、ノーマルモードとスリープモードまたはパワーダウンモード(ディープパワーダウンモードを含む)との間で切換えられてもよい。また、この半導体装置がDRAMの場合、ノーマルモードとセルフリフレッシュモードとでスイッチ制御信号φの状態が切換えられてもよい。この半導体装置が、データ保持に関連する回路の場合、スイッチ制御信号φは、実際のデータ保持動作(リフレッシュ動作)時には、活性状態に設定され、擬似電源線および擬似接地線へ電流を供給する。
【0248】
なお、内部電源線INPLに対し、電源電圧Vcc2を降圧して内部電源電圧Vcc1を生成している。しかしながら、擬似接地線GNDVに対しても、スイッチ回路SW2に対して、基準電圧と擬似接地線GNDVの電圧を比較する比較回路が設けられてもよい。この場合、擬似接地線GNDVの電圧レベルが、接地電圧GNDよりも高い電圧レベルに設定され、いわゆる「昇圧接地線」が実現されてもよく、また、負電圧VBBを利用して、擬似接地線GNDVを、接地電圧レベルに設定する内部電源回路が実現されてもよい。
【0249】
また、この内部機能回路20に対し複数の電流ドライブ回路が配置され、また複数の電流スイッチ回路SW2が配置されてもよい。また、この内部機能回路20は、複数の回路ブロックに分割されており、各回路ブロックごとに、この内部電源線INPLが分割して配置されていてもよい。
【0250】
以上のように、この発明の実施の形態8に従えば、動作電源線を、動作停止状態時、電源ノードから分離し、動作時、別の電源電圧と基準電圧の比較に基づいてこの電源線の電圧レベルを設定しており、電源線の電圧をより安定化することができ、内部機能回路は安定に動作させることができる。
【0251】
なお、実施の形態1から8について個々に、半導体装置の構成について説明してきた。しかしながら、これらの実施の形態1から8は、個々に半導体装置において適用されてもよく、上述のように、適当に組合せて用いられてもよい。
【0252】
半導体装置としては、与えられた信号/データに所定の処理を行なうアクティブサイクルと、処理を停止するスタンドバイ状態(スタンドバイサイクルまたはスリープモードまたはパワーダウンモード)を有する半導体装置であれば、本発明は適用可能である。
【0253】
また、擬似電源線および擬似接地線両者に、電源スイッチ回路または電流ドライブ回路を配置することは特に要求されない。擬似電源線および擬似接地線の一方に対して電流制御を行なう構成が設けられていても、スタンドバイ状態時のリーク電流を低減し、かつアクティブサイクル時の動作電圧を安定化することができる。
【0254】
【発明の効果】
以上のように、この発明に従えば、擬似電源線および擬似接地線を含む擬似動作電源線に対して、ゲート絶縁膜の膜厚の厚いトランジスタを用いて動作モードに応じてそのオン/オフ状態を調整し、擬似動作電源線と対応の電源ノードの接続を制御している。したがって、内部機能回路の動作時の動作電源電圧を安定化させることができ、また、動作停止時におけるリーク電流を確実に低減することができる。これにより、消費電流を低減して安定に高速動作をする半導体装置を実現することができる。特に、この内部の論理ゲート回路のMISトランジスタのゲート絶縁膜の膜厚が、2nm以下の薄い膜厚に設定される場合においても、安定にリーク電流を低減して動作させることができる。これにより、低電源電圧下で安定に低消費電流で動作する、微細化されたトランジスタで構成される半導体装置を実現することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態1に従う半導体装置の構成を示す図である。
【図2】図1に示す半導体装置の動作を示すタイミング図である。
【図3】この発明の実施の形態1における半導体装置の電源の構成を概略的に示す図である。
【図4】この発明の実施の形態1に従う半導体装置の電源の変更例の構成を概略的に示す図である。
【図5】この発明の実施の形態1に従う半導体装置の電源構成のさらに他の構成を示す図である。
【図6】この発明の実施の形態1の変更例を示す図である。
【図7】図6に示す半導体装置の動作を示すタイミング図である。
【図8】この発明の実施の形態2に従う半導体装置の構成を示す図である。
【図9】この発明の実施の形態2の変更例を示す図である。
【図10】この発明の実施の形態3に従う半導体装置の構成を示す図である。
【図11】この発明の実施の形態3の変更例を示す図である。
【図12】この発明の実施の形態3のさらに他の変更例を示す図である。
【図13】この発明の実施の形態4に従う半導体装置の構成を示す図である。
【図14】図13に示す半導体装置の動作を示すタイミング図である。
【図15】図13に示すスイッチ制御信号を発生する部分の構成を示す図である。
【図16】この発明の実施の形態4の変更例の構成を示す図である。
【図17】図16に示す半導体装置の動作を示すタイミング図である。
【図18】この発明の実施の形態4の変更例2の構成を示す図である。
【図19】図18に示す半導体装置の動作を示すタイミング図である。
【図20】図18に示すスイッチ制御信号を発生する部分の構成を示す図である。
【図21】この発明の実施の形態5に従う半導体装置の構成を示す図である。
【図22】図21に示す半導体装置の動作を示すタイミング図である。
【図23】この発明の実施の形態6に従う半導体装置の構成を示す図である。
【図24】図23に示す半導体装置の動作を示すタイミング図である。
【図25】この発明の実施の形態7に従う半導体装置の構成を示す図である。
【図26】図25に示す半導体装置の動作を示すタイミング図である。
【図27】図25に示す制御信号を発生する構成の一例を示す図である。
【図28】この発明の実施の形態8に従う半導体装置の構成を示す図である。
【図29】図28に示す半導体装置の動作を示すタイミング図である。
【図30】(A)から(C)は、MISキャパシタのエネルギバンドを示す図である。
【図31】従来の半導体装置の構成を示す図である。
【符号の説明】
VCCV 擬似電源線、GNDV 擬似接地線、SW1,SW2,SW11−SW1n,SW21−SW2n 電源スイッチ回路、IV1−IV4 CMOSインバータ、CTL CMOSインバータ、PT,PQ PチャネルMISトランジスタ、NT,NQ NチャネルMISトランジスタ、3,4 外部電源ノード、7 外部接地ノード、10 昇圧回路、12 降圧回路、15 VBB発生回路、CTL2 CMOSインバータ、SW3,SW4 電源スイッチ回路、NQ1 NチャネルMISトランジスタ、PQ1 PチャネルMISトランジスタ、PQ31−PQ33 PチャネルMISトランジスタ、NQ31−NQ33 NチャネルMISトランジスタ、25 電源制御回路、30 制御回路、32 モード検出回路、26 バッファ回路、35 電源制御回路、37 電源選択回路、40 電源制御回路、LCK1−LCKn 回路ブロック、LCTL1−LCTLn CMOSインバータ、PVS1−PVSn 電源選択回路、50 電源制御回路、SW1a−SW1c,SW2a−SW2c 電源スイッチ回路、60 プリチャージ回路、70 CMOSトランスミッションゲート、72 NチャネルMISトランジスタ、75 比較回路、77 NチャネルMISトランジスタ、SWA 電源ドライブ回路、PM PチャネルMISトランジスタ、20論理ゲート回路。
Claims (25)
- 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、第1の振幅の信号を処理する論理ゲート、および
前記内部電源ノードと第1の電源ノードとの間に接続され、前記第1のゲート絶縁膜膜厚よりも大きい第2のゲート絶縁膜膜厚を有し、前記第1の振幅よりも大きな第2の振幅のスイッチ制御信号に応答して選択的に導通し、導通時、前記第1の電源ノードと前記内部電源ノードとを電気的に結合する第1のスイッチングトランジスタを備える、半導体装置。 - 前記内部電源ノードと前記第1の電源ノードとの間に接続され、前記第2のゲート絶縁膜膜厚を有し、前記スイッチ制御信号に応答して前記第1のスイッチングトランジスタと同相で選択的に導通する、前記第1のスイッチングトランジスタと導電型の異なる第2のスイッチトランジスタをさらに備える、請求項1記載の半導体装置。
- 前記第1の電源ノードには、論理ハイレベルの電圧が供給され、前記第1のスイッチングトランジスタは、Nチャネルトランジスタである、請求項1記載の半導体装置。
- 前記第1のゲート絶縁膜膜厚は、2.5nm以下であり、前記第2のゲート絶縁膜膜厚は、3nm以上である、請求項1記載の半導体装置。
- 前記第1の電源ノードは、外部からの第1の電源電圧を受け、
前記スイッチ制御信号は、外部からの第2の電源電圧を動作電源電圧として受ける回路により、前記論理ゲートの動作モードに応じて生成される、請求項1記載の半導体装置。 - 外部からの電源電圧を降圧して前記第1の電源ノードへ降圧電圧を与える内部電源回路をさらに備え、前記外部からの電源電圧に基づいて、前記スイッチ制御信号が前記論理ゲートの動作モードに応じて生成される、請求項1記載の半導体装置。
- 外部からの電圧を昇圧して生成される電圧を動作電源電圧として受け、前記論理ゲートの動作モードに応じて前記スイッチ制御信号を生成する電源制御回路をさらに備える、請求項1記載の半導体装置。
- 前記スイッチ制御信号は、ローレベルが接地電圧よりも低い負電圧レベルである、請求項1記載の半導体装置。
- 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲート、および
前記内部電源ノードと第1の電源ノードとの間に接続され、前記第1のゲート絶縁膜膜厚よりも大きい第2のゲート絶縁膜膜厚を有し、スイッチ制御信号に応答して選択的に導通し、導通時、前記第1の電源ノードと前記内部電源ノードとを電気的に結合する第1のスイッチングトランジスタ、および
前記スイッチ制御信号の振幅を振幅制御信号に応じて切換える切換回路を備える、半導体装置。 - 前記切換回路は、前記スイッチ制御信号の振幅を、前記論理ゲートの入力信号の振幅よりも大きな振幅と同一振幅の間で切換える、請求項9記載の半導体装置。
- 前記半導体装置は、前記与えられた信号に対する処理を実行する行うアクティブモードと前記与えられた信号に対する処理を停止する複数種類の動作停止モードとを有し、
前記切換回路は前記複数種類の動作停止モードの間で、前記スイッチ制御信号の振幅を切換える、請求項9記載の半導体装置。 - 各々が、第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、かつ与えられた信号を処理する複数の論理回路、
前記複数の論理回路それぞれに対応して配置され、それぞれ、前記第1のゲート絶縁膜膜厚よりも大きな第2のゲート絶縁膜膜厚を有し、それぞれ、対応のスイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと対応の論理回路の電源ノードとを電気的に結合する複数のスイッチングトランジスタ、および
前記複数の論理回路のうち動作状態となる論理回路に対して配置されたスイッチングトランジスタに対して前記スイッチ制御信号を活性状態として対応のスイッチングトランジスタを導通状態とするスイッチ制御回路を備える、半導体装置。 - 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源線の電圧を動作電源電圧として受け、与えられた信号を処理する論理回路、および
それぞれ、前記第1のゲート絶縁膜膜厚よりも大きな膜厚を有し、かつスイッチ制御信号に応答して選択的に導通し、導通時、第1の電源ノードと前記内部電源線とを電気的に接続する複数のスイッチングトランジスタを備える、半導体装置。 - 前記複数のスイッチングトランジスタは、前記内部電源線の両端に配置されるスイッチングトランジスタと、前記内部電源線の中央部に配置されるスイッチングトランジスタとを含む、請求項13記載の半導体装置。
- 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲートを備え、前記内部電源ノードはハイレベルの電源電圧を供給し、
前記内部電源ノードと第1の電源ノードとの間に接続され、前記第1のゲート絶縁膜膜厚よりも大きい第2のゲート絶縁膜膜厚を有し、導通時、前記第1の電源ノードと前記内部電源ノードとを電気的に結合するNチャネルトランジスタを含む電源スイッチ回路を備える、半導体装置。 - 前記電源スイッチ回路は、さらに、前記内部電源ノードと前記第1の電源ノードとの間に接続され、前記スイッチ制御信号に応答して、前記Nチャネルトランジスタと同相で選択的に導通するPチャネルの絶縁ゲート型電界効果トランジスタをさらに備え、前記Pチャネル絶縁ゲート型電界効果トランジスタは、前記論理ゲートに含まれるPチャネルトランジスタのゲート絶縁膜膜厚よりも厚いゲート絶縁膜膜厚を有する、請求項15記載の半導体装置。
- 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた信号を処理する論理ゲート、
前記第1のゲート絶縁膜膜厚よりも大きな第2のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、前記内部電源ノードと第1の電源ノードとの間に接続され、制御信号に応答して前記第1の電源ノードと前記内部電源ノードの間で電流を流す電流ドライブトランジスタ、および
前記論理ゲートの動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、前記内部電源ノードの電圧と基準電圧とを比較し、該比較結果に従って前記制御信号を生成する比較回路を備える、半導体装置。 - 前記電流ドライブトランジスタと前記論理ゲートの前記絶縁ゲート型電界効果トランジスタとは同一導電型を有し、かつ前記電流ドライブトランジスタのチャネルドープ量は、前記論理ゲートの絶縁ゲート型電界効果トランジスタのチャネルドープ量よりも多い、請求項17記載の半導体装置。
- 前記電流ドライブトランジスタと前記論理ゲートの絶縁ゲート型電界効果トランジスタとは同一導電型を有し、かつ前記電流ドライブトランジスタのチャネル長は、前記論理ゲートの絶縁ゲート型電界効果トランジスタのチャネル長よりも長い、請求項17記載の半導体装置。
- 前記第1のゲート絶縁膜膜厚は、2.5nm以下であり、前記第2のゲート絶縁膜膜厚は、3nm以上である、請求項17記載の半導体装置。
- 前記比較回路は、非活性化時、前記電流ドライブトランジスタをオフ状態に設定するように前記制御信号を生成する、請求項17記載の半導体装置。
- 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタで構成され、内部電源ノードの電圧を動作電源電圧として受けて動作し、与えられた第1の振幅の信号を処理する少なくとも1個の論理回路、
前記内部電源ノードと第1の電源ノードとの間に接続され、前記第1のゲート絶縁膜膜厚よりも大きい膜厚を有し、少なくとも前記論理回路の絶縁ゲート型電界効果トランジスタのしきい値電圧の絶対値以上のしきい値電圧を有し、少なくとも前記第1の振幅以上の振幅のスイッチ制御信号に応答して前記第1の電源ノードと前記内部電源ノードの間で電流を流すスイッチングトランジスタ、および前記論理回路に対応して配置され、対応の論理回路の動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、前記内部電源ノードの電圧と基準電圧とを比較し、該比較結果に従って前記スイッチ制御信号を生成する比較回路を備える、半導体装置。 - 第1のゲート絶縁膜膜厚を有する絶縁ゲート型電界効果トランジスタを構成要素として含み、第1の内部電源ノードの電圧を動作電源電圧として受けて与えられた信号を処理する論理ゲート、
前記第1のゲート絶縁膜膜厚よりも厚いゲート絶縁膜を有し、スイッチ制御信号に応答して第1の電源ノードと前記第1の内部電源ノードとを電気的に結合する第1のスイッチングトランジスタ、
前記論理ゲートの動作モードを指示する動作モード指示信号に応答して選択的に活性化され、活性化時、前記内部電源ノードを所定の電圧レベルにプリチャージするプリチャージ回路を備える、半導体装置。 - 前記スイッチ制御信号は、前記論理ゲートの動作モードに応じて生成されかつ前記論理ゲートに与えられる信号の振幅よりも大きな振幅を有する、請求項23記載の半導体装置。
- 前記論理ゲートは前記第1の内部電源ノードの電圧と第2の内部電源ノードの電圧を動作電源電圧として受け、
前記半導体装置は、さらに、
前記第2の内部電源ノードと第2の電源ノードとの間に接続され、前記第1のゲート絶縁膜よりも厚いゲート絶縁膜を有する前記第1のスイッチングトランジスタと導電型が異なり、前記スイッチ制御信号に応答して前記第1のスイッチトランジスタと同相で導通する第2のスイッチングトランジスタをさらに備え、
前記プリチャージ回路は、活性化時、前記第1および第2の内部電源ノードを、前記第1および第2の電源ノードの電圧の中間電圧レベルにプリチャージする、請求項23記載の半導体装置。
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