CN1265459C - 低消耗功率金属－绝缘体－半导体半导体装置 - Google Patents

低消耗功率金属－绝缘体－半导体半导体装置 Download PDF

Info

Publication number
CN1265459C
CN1265459C CN03149352.1A CN03149352A CN1265459C CN 1265459 C CN1265459 C CN 1265459C CN 03149352 A CN03149352 A CN 03149352A CN 1265459 C CN1265459 C CN 1265459C
Authority
CN
China
Prior art keywords
voltage
power
circuit
semiconductor device
pseudo
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN03149352.1A
Other languages
English (en)
Other versions
CN1492511A (zh
Inventor
日高秀人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1492511A publication Critical patent/CN1492511A/zh
Application granted granted Critical
Publication of CN1265459C publication Critical patent/CN1265459C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

对由栅绝缘膜薄的MIS晶体管构成的逻辑门的工作电源线，配置这些栅绝缘膜厚度薄的电源开关晶体管，并使这些电源开关晶体管的栅极电压，以比逻辑门电路的晶体管的输入输出信号振幅大的振幅变化。因此，能够减小使用微加工制成的栅绝缘膜厚度薄的MIS晶体管的半导体装置的消耗电流，并且，能够使电源电压稳定。

Description

低消耗功率金属-绝缘体-半导体半导体装置
技术领域
本发明涉及半导体装置，其包括构成元件绝缘栅场效应晶体管(以下，称为MIS(金属-绝缘体-半导体)晶体管)，具体地说，涉及为了在具有微加工制成的CMOS(金属氧化物半导体)晶体管(P沟道和N沟道MIS晶体管)的半导体装置中减小功率消耗的结构。更具体地说，本发明涉及为了抑制微加工制成的MIS晶体管的栅极隧道电流的结构。
技术背景
在把CMOS晶体管作为构成元件而包括于内的CMOS半导体装置中，如果要缩小MIS晶体管的尺寸，为了确保晶体管的可靠性和减小功率消耗，就得降低动作电源电压。在依照动作电源电压的降低，缩小MIS晶体管尺寸的场合，依照预定的缩放比例规则，晶体管的各参数值将变小。
依照该缩放比例规则，必须使MIS晶体管的栅绝缘膜厚度Tox和阈值电压的绝对值Vth变小。但是，阈值电压不能依照缩放比例规则使其绝对值变小。阈值电压定义成在规定的外加漏电压条件下，使规定漏电流产生的栅-源极间电压。
在阈值电压的绝对值Vth变小的场合，即使栅-源极间电压Vgs为0V，在沟道区域形成弱反型层，并经由该反型层流过亚阈值电流(以下，称为截止漏电流)。该截止漏电流随着阈值电压的绝对值变小而增加。因此，MIS晶体管在截止状态的等待周期的场合，就产生截止漏电流增加，备用电流增大的问题。尤其是，在便携设备等电池驱动设备中，使用这样的半导体装置的场合，从电池的使用寿命观点来说，减小截止漏电流是一个重要的问题。
在为了减小该截止漏电流而增加阈值电压的绝对值Vth的场合，不能达到减小动作电源电压的效果，并且，不能保证其高速动作。因此，为了减小在等待周期时的截止漏电流并保证其高速动作，例如，在日本专利文献1(日本专利申请1开平66-29834号公报)中提出了MT-CMOS(多阈值CMOS)结构。
在该日本专利文献1中所提出的MT-CMOS结构中，在主电源线和副电源线之间，把具有比较大(中等程度)的阈值电压绝对值M-Vth的晶体管作为电源开关晶体管进行连接。逻辑电路由阈值电压的绝对值小的L-Vth晶体管构成。在该逻辑电路中，把等待周期时的处于截止状态的晶体管与副电源线连接，把等待状态时的处于导通状态的晶体管与主电源线连接。
在等待周期的场合，把电源开关晶体管设定在截止状态。在等待周期的场合，副电源线的电压电平设定在电源开关晶体管的截止漏电流和逻辑电路的晶体管截止漏电流均衡的电压电平。因此，随着该电源开关晶体管的电压下降，与逻辑电路的副电源线连接的晶体管的栅-源极间电压变成反偏置状态，成为较强的截止状态，从而，该截止漏电流与电源开关晶体管的小截止漏电流一起进一步减小。
在实际动作的活动周期中，这些电源开关晶体管设定在导通状态，副电源线与主电源线连接，逻辑电路通过阈值电压的绝对值小的晶体管高速动作。
日本专利文献2(日本专利申请1开平9-116417号公报)中公开了如下结构：在该MT-CMOS结构中，为了使电源开关晶体管设定在较强截止状态，在对应于高电平电源电压VDD而设置的电源开关晶体管上，提供比该电源电压VDD还高的高电压VPP，在对应于低电平侧电源电压VSS而设置的电源开关晶体管上，提供负电压VBB。
MIS晶体管的元件尺寸等各种参数，依照某种缩放比例规则被缩小。在该缩放比例规则中，前提是以相同缩小比缩小MIS晶体管的栅极长度和栅绝缘膜厚度。例如，栅极长度为0.25μm(微米)的MIS晶体管栅绝缘膜厚度，一般为5nm(纳米)，因此，栅极长度为0.1μm大小的MIS晶体管栅绝缘膜厚度为2.0至2.5nm大小。
随着动作电源电压的降低，使栅绝缘膜变薄时，例如对应于电源电压为1.5V以下的条件，使栅绝缘膜变薄到3nm大小时，就产生以下问题：隧道电流流过导通状态的MIS晶体管的栅绝缘膜，并且，该导通状态的晶体管的电源电流增加。
日本专利文献3(日本专利申请1开平11-150193号公报)中公开了如下结构：为了减小该栅极隧道漏电流，通过由厚栅绝缘膜的MIS晶体管构成的控制电路，对电源开关晶体管的导通/截止进行控制。
图30A到图30C是概略表示MIS结构的能量带的图。从图30A到图30C中，作为能量带表示了使用金属(metal)栅极的结构的能量带。通常，在MIS结构中，栅极是由掺杂杂质的多晶硅构成，具有半导体性质。但是，为了简化说明，假设栅极是由金属构成。而且，半导体衬底区域为P型衬底。
如图30A所示，考虑在栅极上外加负电压V的状态。该场合，包括于P型衬底中的空穴，被吸引到与绝缘膜的分界面侧，P型衬底的能量带在该绝缘膜与P型衬底的分界面向上弯曲，价带Ev接近于费米能级EF。而且，导带Ec也在该分界面附近向上弯曲。
在该外加负电压的场合中，栅极的费米能级EF(相当于多晶硅栅极场合的导带Ec)也上升。在该状态的P型衬底中，与内部相比，多数载流子(空穴)在分界面的密度变高，该状态称为积蓄状态。在该状态时，导带Ec向上弯曲，而且，对电子的势垒的变高，没有贯穿栅绝缘膜的电流。
如图30B所示，在栅极外加低的正电压V时，栅极的费米能级EF(价带Ec)降低，并与之对应的在P型衬底区域中，导带Ec和价带Ev也在与该绝缘膜之间的分界面向下弯曲。在该状态时，空穴从绝缘膜分界面离开，产生多数载流子(空穴)欠缺的状态。由于在分界面的费米能级EF大致处于禁带的中央位置，而且，不存在多数载流子，因此，该状态称为耗尽状态。在该耗尽状态中，分界面不存在载流子，相同地，不会产生隧道电流。
如图30C所示，如果是在栅极上外加大的正电压V的场合，栅极的费米能级EF进一步降低，在P型衬底中，分界面附近的带弯曲度进一步增大。其结果，在P型衬底分界面附近，费米能级EF比能隙Eg的中间值Eg/2还要高，少数载流子即电子被积蓄。该状态由于分界面的导电型与内部相反，因此，称为反相状态。
该反相状态，在MIS晶体管中与形成沟道的状态相对应。此时，如果栅绝缘膜厚度δ例如为3nm，少数载流子即电子就引起隧道效应并流入栅极。也就是说，形成沟道的MIS晶体管即导通状态的MIS晶体管中，隧道电流从沟道区域直接流入栅极。该电流称为(直接)栅极隧道电流。
该栅极隧道电流的问题，在N型衬底区域的场合也同样存在，只是外加在栅极的电压极性和能量带的弯曲方向相反而已。
也就是说，在MIS晶体管中，如果栅绝缘膜厚度例如为3nm那样薄时，栅极隧道电流从沟道区域直接流入栅极。如果栅绝缘膜厚度大小为3nm，则该栅极隧道电流大小就与截止漏电流相同，如果比3nm更薄，则该栅极隧道电流大小就比截止漏电流更大。因此，在降低动作电源电压并使栅绝缘膜依照缩放比例规则变薄时，该栅极隧道电流就成为不可忽视的值，使等待周期时的消耗电流增加。
栅极隧道电流J，基本上满足由以下式所表示的关系。
J ~ E · exp [ - Tox · A · ψ ]
这里，ψ表示栅绝缘膜分界面的势垒高度，近似地，可由费米能级与分界面之间的表面势ψs差来表示。而且，A是根据沟道区域的半导体衬底的杂质浓度(电子的有效质量)确定的常数，E表示在栅绝缘膜上外加的电场。
势垒的高度ψ是栅绝缘膜的介电常数εi和栅绝缘膜厚度Tox的函数。因此，例如由氧化硅膜构成栅绝缘膜，并且，膜厚度为3nm时产生隧道电流的场合，即使对于具有与3nm膜厚度的该氧化硅膜相同的势垒高度的栅绝缘膜，也会相同地产生栅极隧道电流。该栅绝缘膜除了氧化硅膜以外，也可以是氮氧化硅膜等。
因此，如果包括如此微加工制成的MIS晶体管构成元件，在等待状态时，MIS晶体管的栅极隧道电流大小与截止漏电流相同或者比它大，而且，不能减小等待周期时的消耗电流。
图31是表示在前述的日本专利文献3中所公开的MT-CMOS电路的结构图。在图31中，作为一个例子，逻辑电路是由两级级联连接的CMOS反相器IVa和IVb构成。这些CMOS反相器IVa和IVb的P沟道MIS晶体管QPT的其源极与副电源线SPL连接，而且，N沟道MIS晶体管QNT的源极共同与副接地线SGL连接。这些反相器IVa和IVb的MIS晶体管QPT和QNT的栅绝缘膜厚度设定为小于2.5nm。
副电源线SPL经由电源开关晶体管PS与主电源线MPL连接，副接地线SGL经由电源开关晶体管NS与主接地线MGL连接。电源开关晶体管NS的栅极接收开关控制信号SWCT，电源开关晶体管PS的栅极经由CMOS反相器CIV接收开关控制信号SWCT。而该CMOS反相器CIV内部所包括的P沟道MIS晶体管和N沟道MIS晶体管的栅绝缘膜，其膜厚度的设定成不小于4nm。CMOS反相器CIV将主电源线MPL上的电源电压VCC和主接地线MGL上的接地电压作为动作电源电压接收。也就是说，在CMOS反相器CIV中，P沟道MIS晶体管的源极与主电源线MPL连接，N沟道MIS晶体管的源极与主接地线MGT连接。
电源开关晶体管PS和NS的栅绝缘膜都设定在不小于2.5nm的厚度。
在该图31所示结构中，在等待时，开关控制信号SW为L电平，CMOS反相器CIV的输出信号为H电平。因此，电源开关晶体管NS和PS同时处于截止状态。该场合，副电源线FPL和副接地线SCL处于浮置状态，反相器IVa和IVb的输出状态不稳定。
副电源线SPL和副接地线SGL的等待时的电压电平，根据逻辑电路的漏电流确定。每个芯片的晶体管参数，在某可容许范围内变化，而这些副电源线和副接地线的电压电平，在等待时就不能维持在预定的电压电平，对每个芯片来说，其副接地线和副电源线电压各不相同，在转移到活动周期时，反相器IVa和IVb的输出电压电平不相同，因此，必须设想最坏情形来确定电路动作定时，而且，产生不能使动作达到高速稳定的问题。
另外，在该日本专利文献3中，为了抑制反相器IVa和IVb的栅极漏电流，MIS晶体管OPT和QNT的阱区各自分开设置。因此，在这些反相器IVa和IVb的级数增大时，就产生布局面积增大的问题。
而且，电源开关晶体管PS和NS的导通时的栅-源极电压Vgs为电源电压VCC电平。如果电源电压VCC设定在低值，就产生如下问题：这些电源开关晶体管PS和NS不能充分地进入到导通状态，在活动周期时，不能使副电源线SPL和副接地线SGL稳定地保持在规定的电源电压电平和接地电压电平。尤其是发生电源噪声时，不能迅速地吸收该电源噪声，从而，不能使电路稳定地动作，电源噪声使电路动作容限减小。
另外，如果不能使电源开关晶体管的驱动能力达到足够大，当从截止状态转移到导通状态时，就不能使副电源线和副接地线迅速驱动到规定的电压电平，并且，一直到开始动作时需要一定的时间，从而成为高速动作的障碍。
发明内容
本发明的目的在于，提供一种以简单的电路结构就能够可靠地减小等待状态时的消耗电流的半导体装置。
本发明的另外一个目的在于，提供一种能够更加可靠地减小等待状态时的电流，并且，在转移到活动周期时能够高速动作的半导体装置。
本发明第一方面的半导体装置，包括：逻辑门，由具有第一栅绝缘膜的绝缘栅场效应晶体管构成，把内部电源节点的电压作为动作电源电压接收动作，并处理第一振幅信号；第一开关晶体管，在该内部电源节点和第一电源节点之间连接，具有比第一栅绝缘膜的膜厚度厚的第二栅绝缘膜，响应比第一振幅大的第二振幅的开关控制信号选择性地导通，并在导通时，电连接第一电源节点和内部电源节点。
本发明第二方面的半导体装置，包括：逻辑门，由具有第一栅绝缘膜的绝缘栅场效应晶体管构成，把内部电源节点的电压作为动作电源电压接收并动作，处理所提供的信号；第一开关晶体管，在内部电源节点和第一电源节点之间连接，具有比第一栅绝缘膜的膜厚度厚的第二栅绝缘膜，响应开关控制信号选择性地导通，并在导通时，电连接第一电源节点和内部电源节点；将该开关控制信号的振幅依照振幅控制信号进行切换的电路。
本发明第三方面的半导体装置，包括：逻辑门，由具有第一栅绝缘膜的绝缘栅场效应晶体管构成，把内部电源节点的电压作为动作电源电压接收并动作，处理所提供的信号；开关晶体管，在该内部电源节点和第一电源节点之间连接，具有比第一栅绝缘膜的膜厚度厚的栅绝缘膜，响应开关控制信号选择性地导通，并在导通时，电连接第一电源节点和内部电源节点；预充电电路，响应指示逻辑门的动作模式的动作模式指示信号选择性地激活，在激活时，把内部电源节点预充电到预充电的电压，以便使逻辑门的绝缘栅场效应晶体管达到一种深度反偏置状态。。
根据以上结构，在活动周期时能够强化电源线，使逻辑电路高速动作，而且，在等待时，能够可靠地将电源开关晶体管设定在截止状态，并减小漏电流。
附图的简单说明
图1是表示依照本发明第一实施例的半导体装置的结构图。
图2是表示图1所示半导体装置的动作的时序图。
图3是概略表示本发明第一实施例的半导体装置的电源的结构图。
图4是概略表示依照本发明第一实施例的半导体装置的电源变更例的结构图。
图5是表示依照本发明第一实施例的半导体装置的电源的又一结构图。
图6是表示本发明第一实施例的变更例的图。
图7是表示图6所示半导体装置的动作的时序图。
图8是表示依照本发明第二实施例的半导体装置的结构图。
图9是表示本发明第二实施例的变更例的图。
图10是表示依照本发明第三实施例的半导体装置的结构图。
图11是表示本发明第三实施例的变更例的图。
图12是表示本发明第三实施例的另一变更例的图。
图13是表示依照本发明第四实施例的半导体装置的结构图。
图14是表示图13所示半导体装置的动作的时序图。
图15是表示发生图13所示开关控制信号的部分的结构图。
图16是表示本发明第四实施例的变更例的结构图。
图17是表示图16所示半导体装置的动作的时序图。
图18是表示本发明第四实施例的第二变更例的结构图。
图19是表示图18所示半导体装置的动作的时序图。
图20是表示发生图18所示开关控制信号的部分的结构图。
图21是表示依照本发明第五实施例的半导体装置的结构图。
图22是表示图21所示半导体装置的动作的时序图。
图23是表示依照本发明第六实施例的半导体装置的结构图。
图24是表示图23所示半导体装置的动作的时序图。
图25是表示依照本发明第七实施例的半导体装置的结构图。
图26是表示图25所示半导体装置的动作的时序图。
图27是表示发生图25所示控制信号的结构的一例的图。
图28是表示依照本发明第八实施例的半导体装置的结构图。
图29是表示图28所示半导体装置的动作的时序图。
图30A到图30C是表示MIS电容器的能量带的图。
图31是表示传统的半导体装置的结构图。
实施例
第一实施例
图1是表示依照本发明第一实施例的半导体装置的结构图。在图1中，作为一个例子，该半导体装置包括作为内部功能电路的4级级联连接的CMOS反相器IV1至IV4。这些CMOS反相器IV1-IV4，分别包括P沟道MIS晶体管PT和N沟道MIS晶体管NT。这些MIS晶体管PT和NT的栅绝缘膜厚度为Tox1，Tox1不超过2.5nm，例如为2nm。
CMOS反相器IV1至IV4的P沟道MIS晶体管源极和衬底区域(背面栅极)共同连接到高端伪电源线(以下，简单称之为电源线)VCCV。CMOS反相器IV1至IV4的N沟道MIS晶体管源极和衬底区域共同连接到低端伪电源线(以下，简单称之为伪接地线)GNDV。
伪电源线VCCV经由开关晶体管SW1与电源节点连接，伪接地线GNDV经由开关晶体管SW2与接地节点连接。
开关晶体管SW1是由其栅绝缘膜厚度为Tox2的P沟道MIS晶体管构成。该P沟道MIS晶体管PQ的源极和背面栅极，例如与提供1.0V电源电压Vcc1的电源节点连接。
开关晶体管SW2是由栅绝缘膜厚度为Tox2的N沟道MIS晶体管构成。该N沟道MIS晶体管NQ的源极和背面栅极与接地节点连接。该栅绝缘膜厚度为Tox2，Tox2不小于3nm，例如为5.5nm。
在开关晶体管SW1上，施加来自CMOS反相器CTL的开关控制信号/φ，而在开关晶体管SW2的栅极上，施加开关控制信号φ。
CMOS反相器CTL把电源电压Vcc2和接地电压作为动作电源电压接收。电源电压Vcc2，例如为2.5V，是比电源电压Vcc1高的电压电平。该CMOS反相器CTL具有与图1所示的CMOS反相器IV1至IV4相同的结构，构成元件即P沟道MIS晶体管和N沟道MIS晶体管的栅绝缘膜厚度为Tox2。
在CMOS反相器IV1至IV4的输入第一级的反相器IV1上输入信号S。输入信号S的振幅为电源电压Vcc1。开关控制信号φ和/φ，是一种其振幅比Vcc2和电压Vcc1大的控制信号，依照该CMOS反相器IV1至IV4的动作模式，其设定为L电平或者H电平。
图2是表示图1所示半导体装置的动作的时序图。以下，参照图2，对图1所示的半导体装置的动作进行说明。
在该半导体装置的等待状态时，输入信号S处于不确定状态。在该等待状态时，开关控制信号φ为接地电压GND的电平，来自CMOS反相器CTL的互补的开关控制信号/φ为电压Vcc2的电平。
在电源开关电路SW1中，MIS晶体管PQ在其栅极接收电压Vcc2，在其源极接收电压Vcc1，栅-源极间电压成为深度反偏置状态。因此，能够将该MIS晶体管PQ的截止漏电流进一步减小，而且能够充分抑制从电源节点经由开关电路SW1流入伪电源线VCCV的漏电流。另外，电源开关电路SW2中的MIS晶体管NQ也处在截止状态。
如果在CMOS反相器IV1至IV4中流过栅极隧道电流，并且伪接地线GNDV的电压电平上升，则由伪电源线VCCV提供的电流导致伪接地线GNDV的电压上升。因此，伪电源线VCCV的电压电平相应地降低，产生栅极隧道电流的MIS晶体管的栅极电位相应地变化，该处在导通状态的MIS晶体管大致驱动到截止状态，栅极隧道电流的路径被断开。
因此，在该状态时，CMOS反相器IV1至IV4大致都进入输出高阻抗状态。伪电源线VCCV和伪接地线GNDV的电压电平，设定成流过电源开关电路SW1和SW2的漏电流与流过反相器IV1至IV4的漏电流均衡的电压电平。
当活动周期开始时，并对输入信号S进行信号处理时，开关控制信号φ上升到电压Vcc2的电压电平，另一方面，来自CMOS反相器CTL的互补的开关控制信号/φ下降到接地电压电平。相应地，在电源开关电路SW1和SW2中，MIS晶体管PQ和NQ导通，伪电源线VCCV与电源结点连接，并且伪接地线GNDV与接地结点连接。
此时，该开关控制信号φ为电压Vcc2的电压电平，是比电压Vcc1高的电压电平。因此，在电源开关电路SW2中，MIS晶体管NQ进入到较深的导通状态，并使伪接地线GNDV的电压可靠地固定在接地电压电平上。由此，伪接地线GNDV的电压电平能够迅速地稳定，并可靠地吸收动作时的伪接地线的噪声。而且，即使是对于MIS晶体管NQ的栅绝缘膜厚度例如为Tox2厚的场合，也能够稳定地向伪接地线GNDV提供接地电压GND，使CMOS反相器IV1至IV4稳定动作。
因此，在CMOS反相器IV1至IV4，即使使用例如具有2.0nm栅绝缘膜厚度Tox的MIS晶体管，在活动周期时也能够高速稳定地动作。
图3是表示发生电源电压Vcc1和Vcc2的部分的一个结构例的图。在该图3中，半导体装置包括内部电路1和在内部电路1与外部之间进行信号/数据的收发的I/O接口电路2。内部电路1包括：包括图1所示CMOS反相器IV1-IV4和电源开关电路SW1和SW2的内部功能电路6；生成控制该内部功能电路6的电源的开关控制信号φ和/φ的控制电路5。
在内部功能电路6和I/O接口电路2之间，进行信号/数据的收发。控制电路5可以经由I/O接口电路2接收动作模式指示信号，并根据该动作模式指示信号(表示内部功能电路6的动作模式)生成开关控制信号φ和/φ。
电源电压Vcc1是根据经由电源结点3从外部提供的外部电源电压EXVcc1而生成，而且电源电压Vcc2是从经由电源结点4由外部提供的电源电压EXVcc2而生成。因此，这些电源电压Vcc1和Vcc2的电压电平由外部电源电压EXVcc1和EXVcc2确定。电源电压Vcc2提供给I/O接口电路2和控制电路5，电源电压Vcc1提供给内部功能电路6。
经由外部接地结点7提供接地电压EXGND，生成内部接地电压GND。该接地电压GND可以分别提供给I/O接口电路2和内部功能电路6。为了防止I/O接口电路2的信号/数据输入输出动作，给内部的控制电路5和内部功能电路6的动作造成坏影响，接地电压GND分别经由端子(结点)提供给I/O接口电路2、内部功能电路6及控制电路5。
如该图3所示，通过从外部提供两种类型的电源电压EXVcc1和EXVcc2，不用特别设置内部电压发生电路，可容易地生成内部电源电压Vcc1和Vcc2。
图4是表示发生电源电压Vcc1和Vcc2部分的另一结构图。在图4中，从外部经由电源结点3提供外部电源电压EXVcc，并从该外部电源电压EXVcc生成内部电源电压Vcc1。电源电压Vcc2由使该电源电压Vcc1升高的升压电路10生成。电源电压Vcc1提供给逻辑电路6，而来自升压电路10的电源电压Vcc2提供给控制电路5。来自该控制电路5的开关控制信号φ和/φ提供给包括于内部功能电路6的电源开关电路。内部功能电路6包括如前述图1所示的CMOS反相器和电源开关电路。
经由接地结点7，提供接地电压EXGND，并生成内部接地电压GND。
在该图4所示的电源结构中，外部电源电压EXVcc1生成电源电压Vcc1和Vcc2。尤其是，通过使用升压电路10生成电源电压Vcc2，能够生成期望电压电平的电源电压Vcc2。通过由设置在该半导体装置内部的升压电路10生成电源电压Vcc2，无需总是从外部提供对应该电源电压Vcc2的电压，从而减轻了采用半导体装置的系统的电源要求。升压电路10例如由利用电容器的充电泵动作的充电泵电路构成。
通过利用该升压电路10生成电源电压Vcc2，能够将电源电压Vcc2的电压电平设定在最佳的电压电平。由此，在等待时，能够将高压端电源开关电路的MIS晶体管可靠地设定在较深的截止状态，从而减小截止漏电流，而且，在活动动作时，能够将低压端电源开关电路的MIS晶体管设定在较深的导通状态，从而减小接地线的阻抗，可靠地稳定接地电压。
图5是概略表示发生电源电压Vcc1和Vcc2的电路的另一的结构图。如该图5所示的结构中，通过从电源结点4提供的外部电源电压EXVcc2生成内部电源电压Vcc2，并作为动作电源电压提供给控制电路5。该内部电源电压Vcc2通过降压电路12的降压，生成电源电压Vcc1。而来自该降压电路12的电源电压Vcc1，提供给内部功能电路6。控制电路5与如前述的图3和图4所示的结构相同，生成振幅为Vcc2的开关控制信号φ和/φ。
根据提供给接地结点7的来自外部的接地电压EXGND，生成接地电压GND，并提供给控制电路5和内部功能电路6。
通过使用降压电路12生成对内部功能电路6的电源电压Vcc1，如果能够利用外部电源电压EXVcc2作为系统电源，也就能在内部生成期望电压电平的电源电压Vcc1，并提供给内部功能电路6。该场合，能够将电源电压Vcc1设定为对应于内部功能电路6的动作条件的最佳电平。
[第一变更例]
图6是表示依照本发明第一实施例的第一变更例的半导体装置的结构图。在该图6所示的结构中，生成开关控制信号φ和/φ的控制电路5，设有接收模式指示信号φFB的具有电平转换功能的反相电路CTL1和接收该具有电平转换功能的反相电路CTL1的输出信号并生成开关控制信号/φ的CMOS反相器CTL2。
电源电压Vcc2和负电压VBB，作为动作电源电压提供给具有电平转换功能的反相电路CTL1和CMOS反相器CTL2。因此，开关控制信号φ和/φ在电压Vcc2和负电压VBB之间变化。
负电压VBB由VBB发生电路15生成，该VBB发生电路15接收电源电压Vcc2并通过例如充电泵动作来发生该负电压VBB。电源电压Vcc2是从提供给电源结点2的外部电源电压EXVcc2生成。
在该图6所示的内部功能电路6的结构与图1所示的结构相同，对应的部分用相同的参照号码表示，并省略其详细的说明。
图7是表示图6所示半导体装置的动作的时序图。以下，参照图7，对该图6所示的半导体装置的动作进行说明。
VBB发生电路15从电源电压Vcc2生成负电压VBB。在等待周期时，模式指示信号φFB是H电平，具有电平转换功能的反相电路CTL1所输出的开关控制信号φ是负电压VBB电平，另一方面，来自CMOS反相器CTL2的开关控制信号/φ是电源电压Vcc2的电压电平。在电源开关电路SW2中，MIS晶体管NQ在栅极接收负电压VBB，栅-源极间进入深度反偏置状态，充分抑制截止漏电流。在电源开关电路SW1中，MIS晶体管PQ在栅极接收比源电压Vcc1高的电源电压Vcc2，并处在深度截止状态。因此，在等待周期时，能够可靠地减小电源开关电路SW1和SW2的截止漏电流，并相应地，能够减小CMOS反相器IV1至IV4的栅极隧道电流和截止漏电流，从而能够减小在等待周期时的消耗电流。
在活动周期时，模式指示信号φFB变成L电平，具有电平转换功能的反相电路CTL1所输出的开关控制信号φ变成电源电压Vcc2电平，来自CMOS反相器CTL2的开关控制信号/φ变成负电压VBB电平。因此，在电源开关电路SW1和SW2中，MIS晶体管PQ和NQ进入深度导通状态，伪电源线VCCV和伪接地线GNDV，分别可靠地固定在电源电压Vcc1和接地电压GND电平上，使这些CMOS反相器IV1-IV4稳定地动作。
另外，在从等待周期转移到活动周期时，能够使伪电源线VCCV和伪接地线GNDV的电压电平迅速地稳定，从而，能够使逻辑电路稳定地动作。
而且，电源电压Vcc1可以通过对电源电压Vcc2降压而生成，也可以从外部提供。
如以上所述，依照本发明的第一实施例，使在伪电源提供线和电源提供结点之间的电源开关晶体管的控制信号的振幅，比把伪电源提供线的电压作为动作电源电压接收的逻辑电路的输入信号振幅大。因此，在等待时能够将电源开关电路设定在较深的截止状态，并减小等待时的漏电流，而且，在活动周期时，能够将电源开关电路设定在深度导通状态，可靠地将伪电源提供线稳定在规定的电压电平，并减小电源噪声，使逻辑电路能够稳定地动作。
在这里，伪电源提供线包括伪电源线和伪接地线，并对应于第一电源结点。电源提供结点对应于内部电源结点。
[第二实施例]
图8是表示依照本发明第二实施例的半导体装置的结构图。在该图8所示的半导体装置中，与图1所示的半导体装置结构相比，在接收伪电源线VCCV和电源电压Vcc1的电源结点之间，增设了电源开关电路SW3，在伪接地线GNDV和接地结点之间，增设了电源开关电路SW4。
电源开关电路SW3由N沟道MIS晶体管NQ1构成。该晶体管连接在接收电源电压Vcc1的电源结点和伪电源线VCCV之间，其栅极接收开关控制信号φ，且其背面栅极与接地结点连接。该N沟道MIS晶体管NQ1的栅绝缘膜厚度为Tox2。
电源开关电路SW4由P沟道MIS晶体管PQ1构成，该晶体管连接在伪接地线GNDV和接地结点之间，其栅极接收来自CMOS反相器CTL的互补的开关控制信号/φ，且其背面栅极与提供电源电压Vcc2的电源结点连接。该P沟道MIS晶体管PQ1的栅绝缘膜厚度为Tox2。
在该图8所示的半导体装置中，具有栅绝缘膜厚度为Tox1的MIS晶体管，其阈值电压的绝对值Vth1例如为0.2V，而且，栅绝缘膜厚度为Tox2的MIS晶体管，其阈值电压的绝对值Vth2设定在0.5V。电源电压Vcc1是1.0V，电源电压Vcc2是2.5V。
在该图8所示的半导体装置的其他结构与图1所示的半导体装置结构相同，对应的部分用相同的参照号码表示，并省略其详细的说明。
在等待周期时，与图1所示的半导体装置的场合相同，开关控制信号φ是接地电压GND电平。在该状态时，来自CMOS反相器CTL的开关控制信号/φ是电源电压Vcc2的电压电平。因此，在电源开关电路SW1中，MIS晶体管PQ进入深度截止状态。在电源开关电路SW3中，MIS晶体管NQ1也根据开关控制信号φ进入截止状态。MIS晶体管NQ1的栅绝缘膜厚度为Tox2，而且阈值电压的绝对值Vth2是0.5V，可充分抑制截止漏电流。
另外，在电源开关电路SW2和SW4中，MIS晶体管NQ和PQ1都处在截止状态。它们的阈值电压的绝对值Vth2是0.5V，即使是在栅-源极间电压为0V的场合，也能够充分抑制截止漏电流。
当活动周期开始时，开关控制信号φ上升到电源电压Vcc2的电压电平，来自CMOS反相器CTL的开关控制信号/φ下降到接地电压电平。在该状态，电源开关电路SW1和SW3中的MIS晶体管PQ和NQ1都进入导通状态。MIS晶体管PQ的栅-源极间电压是+1.0V。另一方面，在电源开关电路SW3中，MIS晶体管NQ1的栅-源极间电压是1.5V。因此，该MIS晶体管NQ1的导通阻抗能够比MIS晶体管PQ的导通阻抗低，在活动周期时，能够可靠地增强伪电源线VCCV，使伪电源线VCCV稳定在电源电压Vcc1，并抑制电源噪声。
即使在伪接地线GNDV中，电源开关电路SW2中的MIS晶体管NQ，其栅-源极间电压也变成2.5V，使伪接地线GNDV可靠地固定在接地电压电平。该场合，电源开关电路SW4中的MIS晶体管PQ1，在其栅极接收接地电压GND，并把该伪接地线GNDV的电压电平固定在其阈值电压的绝对值Vth2(＝0.5V)的电压电平上。如果伪接地线GNDV的电压电平超过其阈值电压的绝对值Vth2，则MIS晶体管PQ1导通，使伪接地线GNDV放电到接地电压GND电平。由此，能够防止伪接地线GNDV中发生大的噪声。
而且，开关控制信号φ可以是在电源电压Vcc2和负电压VBB之间变化的信号。该场合，负电压VBB作为低压端电源电压提供给CMOS反相器CTL。由此，在等待时能够进一步减小电源提供线的截止漏电流，并且，在活动周期时能够进一步增强伪电源提供线。
[变更例]
图9是表示本发明第二实施例的变更例的结构图。该图9中，在伪电源线VCCV上设有电源开关电路SW3，在伪接地线GNDV上设有电源开关电路SW2。在该图9中，没有设置图8所示的电源开关电路SW1和SW4。因此，没有设置反相开关控制信号φ的CMOS反相器CTL。在该图9所示的半导体装置的其他结构与图8所示的半导体装置的结构相同，对应的部分用相同的参照号码表示，并省略其详细的说明。
在该图9所示的半导体装置中，在等待周期时，开关控制信号φ是接地电压电平，电源开关电路SW2中的MIS晶体管NQ处于截止状态。另一方面，电源开关电路SW3中的MIS晶体管NQ1的栅-源极间电压是-1.0V(Vcc1是1.0V)，进入深度截止状态，使伪电源线VCCV从电源结点充分隔离，抑制等待周期时的漏电流。
在活动周期时，开关控制信号φ上升到电源电压VCC2(2.5V)的电压电平。如果在电源开关电路中单独使用P沟道MIS晶体管，则认为产生如下场合：在活动周期时，其栅-源极间电压达到-1.0V，阈值电压的绝对值Vth2为0.5V时，该电源开关电路的P沟道MIS晶体管的驱动电流不充足。但是，通过在电源开关电路SW3中使用N沟道MIS晶体管NQ1，电源开关电路SW3中的MIS晶体管NQ1的栅-源极间电压达到1.5V。因此，即使阈值电压Vth2＝0.5V，MIS晶体管NQ1也能够用较大的电流驱动力将1.0V的电源电压Vcc1充分传送到伪电源线VCCV。
而且，与将P沟道MIS晶体管作为电源电路的开关晶体管加以利用的场合相比，通过使用电荷迁移率高的N沟道MIS晶体管，可以以较小的占有面积，使电源电压Vcc1稳定地提供给伪电源线VCCV。
另外，不需要生成用于控制电源的互补的开关控制信号，从而，能够减小电源控制电路的布局面积。
而且，在电源开关电路SW2中，MIS晶体管NQ的栅-源极间电压是2.5V(＝Vcc2)，能够可靠地使伪接地线GNDV保持在接地电压GND电平上。由此，能够使伪电源线VCCV和伪接地线GNDV可靠地固定在规定的电压电平上，并能够使反相器IV1-IV4稳定地动作。
如果开关控制信号φ在负电压VBB和电源电压Vcc2之间变化，也可以将P沟道MIS晶体管作为高压端和低压端的电源开关电路使用。在等待时，能够使截止漏电流减小，并且，在活动周期时，能够实现电源稳定。
而且，与第一实施例相同，电源电压Vcc1和Vcc2可以从外部提供或者在内部生成。
如以上所述，依照本发明的第二实施例，在电源开关电路中，设置其栅极接收振幅比逻辑电路的电源电压大的控制信号的N沟道MIS晶体管，因此，在活动周期时电源电压能够稳定地提供给伪电源线，并能够使逻辑电路稳定地动作。
[第三实施例]
图10是表示依照本发明第三实施例的半导体装置的结构图。在该图10所示的半导体装置结构，与图1所示的半导体装置的结构相比，在以下的点有所不同。也就是说，构成电源开关电路SW1的P沟道MIS晶体管PQ31的沟道掺杂量，与包括于CMOS反相器IVI-IV4的P沟道MIS晶体管PT的沟道掺杂量相同。与第一实施例相同，MIS晶体管PQ31和PT的栅绝缘膜厚度分别为Tox2和Tox1。
而且，构成电源开关电路SW2的N沟道MIS晶体管NQ31的沟道掺杂量，与包括于CMOS反相器IV1至IV4的N沟道MIS晶体管NT的沟道掺杂量相同。与第一实施例相同，这些MIS晶体管NT和NQ31的栅绝缘膜厚度分别为Tox1和Tox2。在该图10所示的半导体装置的其他结构与图1所示的半导体装置的结构相同，而且对应的部分用相同的参照号码表示，并省略其详细的说明。
在MIS晶体管中，为了调整阈值电压，在沟道区域注入杂质。如果在该杂质区域里注入的杂质量，也就是沟道掺杂量相同，随着栅绝缘膜厚度的增加，其阈值电压的绝对值也变大。因此，P沟道MIS晶体管PQ31的阈值电压的绝对值Vth2，比P沟道MIS晶体管PT的阈值电压的绝对值Vth1大，而且N沟道MIS晶体管NQ31的阈值电压，就变成比N沟道MIS晶体管NT的阈值电压大。例如，这些MIS晶体管PQ31和NQ31的阈值电压的绝对值为0.5V，MIS晶体管PT和NT的阈值电压的绝对值为0.2V。
因此，在该电源开关电路SW1和SW2中，由于MIS晶体管PQ31和NQ31的阈值电压的绝对值变大，因此，能够减小截止状态时的亚阈值电流，而且能够进一步减小等待状态时的漏电流。为了生成只具有两种类型的栅绝缘膜厚度Tox1和Tox2的MIS晶体管，通过所谓“双栅绝缘膜工艺”，能够改变这些电源切换用MIS晶体管的阈值电压与构成逻辑电路的MIS晶体管的阈值电压。这里，“双栅绝缘膜工艺”是一种形成相同膜厚的栅绝缘膜后，通过使用掩膜选择性地形成厚的栅绝缘膜而生成两种类型的栅绝缘膜厚度的工艺。
如以上所述，使电源开关电路的MIS晶体管的沟道掺杂量，与逻辑门电路的相同导电型的MIS晶体管(PT，NT)的沟道掺杂量相同，而且使电源开关电路的MIS晶体管的栅绝缘膜厚度，比逻辑门电路的MIS晶体管的栅绝缘膜厚度厚。因此，就能够很容易地使电源开关电路的MIS晶体管的阈值电压绝对值比逻辑门电路的MIS晶体管的阈值电压绝对值大，而且，不需要使制造工艺复杂化，就能够很容易地使等待状态时的漏电流(亚阈值电流和栅极隧道电流)减小。
[第一变更例]
图11是表示依照本发明第三实施例的半导体装置的第一变更例的结构图。在该图11所示的半导体装置，在以下几点与图1所示的半导体装置有所不同。也就是说，在电源开关电路SW1中，P沟道MIS晶体管PQ22的沟道长度Lp2，比包括于CMOS反相器IV1至IV4的P沟道MIS晶体管PT的沟道长度Lp1的最大值Lp1(max)还要大。
而且，在电源开关电路SW2中，N沟道MIS晶体管NQ32的沟道长度Ln2，比CMOS反相器IV1至IV4的N沟道MIS晶体管NT的沟道长度Ln1的最大值Ln1(max)还要大。
在该图11所示的半导体装置的其他结构，与图1所示的半导体装置的结构相同，而且对应的部分用相同的参照号码表示，并省略其详细的说明。
在MIS晶体管中，阈值电压是在规定的外加漏电压的条件下，提供规定大小的漏电流的栅-源极间电压。如果沟道长度变长，MIS晶体管的电流提供能力就变小，因此，其阈值电压的绝对值将变大。也就是说，如果使MIS晶体管PQ32和NQ32的沟道长度，分别设定在比CMOS反相器IV1至IV4的MIS晶体管PT和NT的最大沟道长度LP1(max)和LN1(max)还要大的值，那么这些电源开关用MIS晶体管PQ32和NQ32的阈值电压绝对值，就变成比逻辑电路的MIS晶体管PT和NT的阈值电压绝对值大。
如果阈值电压的绝对值变大，那么就能够减小截止状态时的漏电流即亚阈值电流。因此，不需要使制造工序复杂化，只通过改变沟道长度，就能够使电源开关电路SW1和SW2的截止漏电流减小，而且相应地使逻辑电路的漏电流(栅极隧道电流和亚阈值电流)减小，使等待状态时的消耗电流减小。
[第二变更例]
图12是表示本发明第三实施例的第二变更例的结构图。该图12所示的半导体装置，在以下几点与图1所示的半导体装置的结构有所不同。也就是，在电源开关电路SW1中，P沟道MIS晶体管PQ33的沟道掺杂量，与包括于CMOS反相器IV1至IV4的P沟道MIS晶体管PT的沟道掺杂量不相同。该场合，MIS晶体管PQ33的阈值电压绝对值Vth2比MIS晶体管PT的阈值电压绝对值Vth1大。
在电源开关电路SW2中，使N沟道MIS晶体管NQ33的沟道掺杂量，与CMOS反相器IV1至IV4的N沟道MIS晶体管NT的沟道掺杂量不相同。在该场合中，N沟道MIS晶体管NQ33的阈值电压绝对值Vth2也比N沟道MIS晶体管NT的阈值电压Vth1大。
例如，阈值电压的绝对值Vth1为0.2V，阈值电压的绝对值Vth2为0.5V。
在使该沟道掺杂量不相同的场合，P沟道MIS晶体管PQ33和PT中，当对N型衬底区域注入磷(P)等N型杂质时，P沟道MIS晶体管PQ33的沟道掺杂量比MIS晶体管PT的沟道掺杂量多。当在P沟道MIS晶体管PQ33和PT的N型衬底区域注入硼(Br)等P型杂质时，该MIS晶体管PQ33的沟道掺杂量比MIS晶体管PT的沟道掺杂量少。由此，能够使MIS晶体管PQ33的阈值电压绝对值Vth2比MIS晶体管PT的阈值电压绝对值Vth1大。
如果在N沟道MIS晶体管NQ33和NT中的P型衬底区域，也相同地在沟道掺杂N型杂质，那么N沟道MIS晶体管NQ33的沟道掺杂量就比MIS晶体管NT的沟道掺杂量少。如果通过在P型衬底区域掺杂P型杂质来调整阈值电压，那么MIS晶体管NQ33的沟道掺杂量就比MIS晶体管NT的沟道掺杂量多。由此，N沟道MIS晶体管NQ33的阈值电压的绝对值Vth2就比MIS晶体管NT的阈值电压的绝对值Vth1还要大。
该场合，通过沟道掺杂量使MIS晶体管PQ33和NQ33的阈值电压的绝对值变大，能够减小等待状态时的MIS晶体管PQ33和NQ33的截止漏电流，并相应地能够减小等待状态时的消耗电流。
只是通过使电源开关电路SW1和SW2的MIS晶体管PQ33和NQ33的沟道掺杂量与构成逻辑门电路的从CMOS反相器IV1到IV4的MIS晶体管PT和NT不相同，可不需要使制造工序复杂化，就能够很容易减小等待状态时的截止漏电流，而且相应地能够减小消耗电流。
在从图10到图12所示的结构中，在活动周期时电源开关电路SW1的开关控制信号/φ为接地电压电平。因此，如果电源电压Vcc1是比包括于电源开关电路SW1的MIS晶体管PQ31、PQ32和PQ33的阈值电压的绝对值Vth2高的电压电平，就能够可靠地把电压Vcc1传送到伪电源线VCCV上。
相同地，在电源开关电路SW2中，开关控制信号φ为电压Vcc2电平，是比电源电压Vcc1高的电压电平。因而能够可靠地满足Vcc2＞Vth2的条件，伪接地线GNDV稳定地维持在接地电压GND电平。
而且，在该第三实施例中，开关控制信号φ和/φ也可以是在负电压和电源电压Vcc2之间变化的信号。
另外，作为电源电压Vcc1和Vcc2的发生形态，也可以与第一实施例相同，采用由外部和内部中任意一个生成的结构。
如以上所述，依照本发明的第三实施例，使构成电源开关电路的膜厚度厚的MIS晶体管的阈值电压比通过调整其沟道掺杂量或者沟道长度构成逻辑门电路的MIS晶体管的阈值电压的绝对值大，并能够减小等待状态时的电源开关电路的截止漏电流，而且，不需要使制造工艺复杂化，就能减小等待时的低消耗电流。
[第四实施例]
图13是表示依照本发明第四实施例的半导体装置的结构图。在该半导体装置的结构中，设有将伪电源线VCCV和伪接地线GNDV上的电压作为动作电源电压的逻辑门电路20。与至今为止的从第一实施例到第三实施例相同地，该逻辑门电路20作为一个例子，由4级级联连接的CMOS反相器构成。其构成元件P沟道MIS晶体管和N沟道MIS晶体管的栅绝缘膜厚度为Tox1。
在伪电源线VCCV和伪接地线GNDV上，分别设置电源开关电路SW1和SW2。该电源开关电路SW1和SW2，分别是由栅绝缘膜厚度为Tox2的P沟道MIS晶体管和N沟道MIS晶体管构成。
为了设定这些电源开关电路SW1和SW2的导通/截止状态，设置电源控制电路25和CMOS反相器CTL。该电源控制电路25依照模式指示信号MOD生成开关控制信号φ；该CMOS反相器CTL使该电源控制电路25输出的开关控制信号φ反相，生成互补的开关控制信号/φ。电源控制电路25和CMOS反相器CTL将电源电压Vcc2作为动作电源电压。电源开关电路SW1和SW2在导通时分别将电源电压Vcc1和接地电压传送到伪电源线VCCV和伪接地线GNDV。
逻辑门电路20接收的输入信号S，其振幅为Vcc1。
在该半导体装置中，包括由活动周期、等待周期及睡眠模式。在活动周期，逻辑门电路20根据输入信号S执行处理，在等待周期，该逻辑门电路20等待下一次的处理，在睡眠模式，长时间停止处理。在活动周期和等待周期是包括该半导体装置的系统可执行处理、半导体装置能够进行逻辑处理的动作时间，以下把这些活动周期和等待周期合并起来称为“正常模式”。电源控制电路25根据该模式指示信号MOD，设定开关控制信号φ的状态。
图14是表示图13所示的电源控制电路25动作的时序图。在图14中，还表示了提供给逻辑门电路20的输入信号S的状态。该输入信号S在活动周期时，其状态是确定的，而在等待周期时和睡眠模式时，其状态是不确定的。
在活动周期时，电源控制电路25根据模式指示信号，使开关控制信号φ设定在电源电压Vcc2的电压电平上。来自CMOS反相器CTL的互补的开关控制信号/φ是接地电压电平。因此，在活动周期时，电源电压Vcc1和接地电压分别传送到伪电源线VCCV和伪接地线GNDV。
在等待周期时和睡眠模式时，电源控制电路25使开关控制信号φ设定在接地电压电平。相应地，来自CMOS反相器CTL的开关控制信号/φ设定在电压Vcc2的电平上。因此，电源开关电路SW1和SW2处在截止状态，伪电源线VCCV和伪接地线GNDV分别从电源结点和接地结点分离。
在该图14所示的动作时序图中，只有在逻辑门电路20实际对输入信号S执行处理的活动周期时，才使伪电源线VCCV和伪接地线GNDV分别与电源结点和接地结点相连接。在控制该图14所示的开关控制信号的场合，只有在活动周期时，电源开关电路SW1和SW2进入动作状态，向逻辑门电路20提供动作电流。因此，容易进行该电源控制电路25中的控制，而且，由于只有在必要时间内把动作电流提供给逻辑门电路20，因此，能够减小消耗电流。
图15是概略表示发生图13所示的模式指示信号MOD和开关控制信号部分的结构图。在图15中，模式指示信号发生部包括接收来自外部的控制信号EXSIG并生成指示各种动作模式的控制信号的控制电路30。
在该控制电路30中，设有根据外部控制信号EXSIG生成指示指定动作模式的模式指示信号的模式检测电路32。在图15中，将指定活动周期时的活动周期指示信号ACT和指定睡眠模式时的睡眠模式指示信号SLP，作为该模式检测电路32所生成的代表性动作模式指示信号进行表示。
电源控制电路25包括，将来自该模式检测电路32的活动周期指示信号ACT作为模式指示信号MOD接收，进行缓冲处理并生成开关控制信号φ的缓冲电路26。
该半导体装置在活动周期时，活动周期指示信号ACT将变成H电平，相应地开关控制信号φ也变成H电平。在等待周期时，该活动周期指示信号ACT将变成L电平，相应地开关控制信号φ也变成L电平。
在睡眠模式时，该半导体装置的内部动作处在停止状态，活动周期指示信号ACT为L电平，相应地开关控制信号φ也变成L电平。睡眠模式指示信号SLP用于控制图中未表示的电路部分的动作。该睡眠模式指示信号SLP可以用于，例如在睡眠模式时使内部结点固定在规定的电位上，而且，也可以用于使图中未表示的特定的内部电路维持在复位状态。
而且，该模式检测电路32根据来自外部的控制信号EXSIG，生成模式指示信号ACT和SLP。但是，设置在该半导体装置内部的计数器进行计数动作，而且在规定的期间内不进行信号处理时，根据定时器的输出指定睡眠模式。该场合，检测电路32不接受外部控制信号该模式，而接收来自该定时器的睡眠模式指示信号。
而且，活动周期指示信号ACT的反相信号ZACT和睡眠模式指示信号SLP之间的逻辑和信号，可以作为开关控制信号φ使用。互补的活动周期指示信号ZACT，在等待周期时变成H电平。在该结构中，即使在睡眠模式时活动周期指示信号ACT被错误地激活，也能够将电源开关电路维持在截止状态。
而且，如果该半导体装置是DRAM(动态随机存取存储器)，在睡眠模式时设定自动刷新模式，并且在规定的周期内刷新存储单元的存储数据，该场合下，与刷新动作相关的电路中，在刷新动作时激活开关控制信号φ。在列相关电路等与刷新无关的电路中，在睡眠模式时根据开关控制信号φ，电源开关电路维持在截止状态。作为活动周期指示信号ACT，使用阵列激活信号生成设置在行相关电路的电源开关电路的开关控制信号。由此，在执行自动刷新模式进行刷新时，就能够稳定地给刷新相关电路(行相关电路)提供电源电压。
而且，该控制电路30接收电源电压Vcc1作为动作电源电压的场合，电源控制电路25具有使来自该模式检测电路32的振幅Vcc1的信号转换成振幅Vcc2的信号的电平转换功能。
在从睡眠模式转移到正常模式的模式切换的场合，结束睡眠模式后一直到经过规定时间为止，禁止向活动周期转移。该规定的时间根据规格确定。因此，通常从睡眠模式转移到活动周期时，伪电源线VCCV和伪接地线GNDV能够充分地驱动到规定的电压电平。
如果该半导体装置在高频动作时，就存在活动周期和等待周期迅速切换的场合。如果栅绝缘膜厚的MIS晶体管利用于电源开关电路，那么在正常模式时从等待周期转移到活动周期的场合，就可能产生不能使伪电源线VCCV和伪接地线GNDV充分地驱动到规定的电压电平的情况。因此，在该图14所示的开关控制方法，只有在该半导体装置低频动作时才有效。
[第一变更例]
图16是表示依照本发明第四实施例的半导体装置的第一变更例的结构图。在该图16所示的半导体装置，其结构在以下几点与图13所示的半导体装置有所不同。生成开关控制信号φ的电源控制电路35，把电源电压Vcc1作为动作电源电压接收。该电源控制电路35根据活动周期指示信号ACT，生成在电压Vcc1和接地电压之间变化的开关控制信号φ。而且，电源电压Vcc1和Vcc2中的任意一个电压作为动作电源电压经由电源选择电路37提供给生成互补的开关控制信号/φ的CMOS反相器CTL。该电源选择电路37根据睡眠模式指示信号SLP，选择电源电压。睡眠模式指示信号SLP是从图15所示的模式检测电路32生成，并具有振幅Vcc2，在睡眠模式时变成激活状态。睡眠模式指示信号SLP指示睡眠模式时，电源选择电路37选择电源电压Vcc2，如果不指示睡眠模式，则选择电源电压Vcc1。
在图16所示的半导体装置的其他结构，与图13所示的半导体装置相同，对应的部分用相同的参照号码表示，并省略其详细的说明。
图17是表示图16所示的半导体装置动作的时序图。以下，参照图17所示的时序图，对图16所示的半导体装置的动作进行说明。
该半导体装置具有正常模式和睡眠模式的动作模式。正常模式具有，其逻辑门电路20根据输入信号S执行处理的活动周期和等待后续处理的等待周期。
电源控制电路35在活动周期指示信号ACT为L电平(非激活状态)时，把开关控制信号φ设定在接地电压电平上。在该正常模式时，睡眠模式指示信号SLP处在L电平的非激活状态，电源选择电路37选择电源电压Vcc1，作为电源电压提供给CMOS反相器CTL。因此，在该正常模式的等待时，开关控制信号/φ为电压Vcc1的电压电平，电源开关电路SW1和SW2变成非导通状态。
在活动周期时，电源控制电路35根据活动周期指示信号ACT把开关控制信号φ驱动到电压Vcc1电平。相应地，电源开关电路SW2导通，伪接地线GNDV维持在接地电压电平。另一方面，CMOS反相器CTL输出的互补的开关控制信号/φ变成接地电压电平，电源开关电路SW1进入导通状态，电源电压Vcc1传送到伪电源线VCCV。
在睡眠模式时，活动周期指示信号ACT为T电平，电源控制电路35把开关控制信号φ设定在接地电压电平。该睡眠模式指示信号STP在睡眠模式时为H电平，电源选择电路37选择电源电压Vcc2。CMOS反相器CTL把电源电压Vcc2作为动作电源电压接收。开关控制信号φ是接地电压电平，因此，互补的开关控制信号/φ就变成电源电压Vcc2的电压电平。由此，电源开关电路SW1在睡眠模式时，进入较深的截止状态，减小电源开关电路SW1的截止漏电流，并相应地，逻辑门电路20的截止漏电流和栅极隧道电流也减小。
在睡眠模式时，开关控制信号φ和/φ的振幅不相同。但是，在睡眠模式时，开关控制信号φ为L电平，在CMOS反相器CTL中，由于P沟道MIS晶体管进入导通状态，N沟道MIS晶体管进入截止状态，因此，该CMOS反相器CTL不是特别地需要电平转换功能。睡眠模式指示信号SLP是一个振幅Vcc2的信号，在电源选择电路37中只是要求电源电压Vcc1与Vcc2之间进行切换。
在该电源选择电路37中，作为构成元件，使用了具有Tox2膜厚度的栅绝缘膜的MIS晶体管。通过使用CMOS晶体管栅极，能够使电源电压Vcc1和Vcc2在不产生MIS晶体管的阈值电压损失的情况下进行传送。
在正常模式时，开关控制信号φ和/φ具有Vcc1的振幅，并能够使其电压电平迅速地变化，而且，在活动周期和等待周期之间切换电源开关电路SW1和SW2的导通状态/截止状态。由此，即使是半导体装置高速动作，并且活动周期和等待周期高速切换的场合，在活动周期时，伪电源线VCCV和伪接地线GNDV也能够稳定地分别设定在规定的电压电平上，并能够保证高速动作。
在等待周期时，在电源开关电路SW1和SW2中，只是将MIS晶体管的源极电压和栅极电压设定在相同的电压电平上，栅极漏电流变得稍微大一些。但是，在睡眠模式时，通过使电源开关电路SW1维持在深度截止状态，并减小其截止漏电流，能够充分实现所要求的低消耗电流。在高速动作时，能够使正常模式时的等待周期的占空比变小，而且实际使用上，能够使该等待周期的消耗电流比活动周期时的消耗电流小很多。尤其是，由于便携设备等在数据保持模式等上要求低功率消耗特性(特性)，因此，通过减小该睡眠模式时的消耗电流，能够充分满足实际使用时所要求的低功率消耗特性(特性)。
[第二变更例]
图18是表示本发明第四实施例的第二变更例的结构图。在该图18所示的半导体装置，其结构在以下几点与图13所示的半导体装置有所不同。也就是说，电源控制电路40根据睡眠模式指示信号SLP生成开关控制信号φ。该电源控制电路40把电源电压Vcc2作为动作电源电压接收，因此，开关控制信号φ就与在前所述的图13所示的结构同样地具有振幅Vcc2。另外，在该图18所示的半导体装置的其他结构，与图13所示的半导体装置的结构相同，而且对应的部分用相同的参照号码表示，并省略其详细的说明。
图19是表示图18所示的半导体装置动作的时序图。以下，参照图19，对图18所示的半导体装置的动作进行说明。
电源控制电路40在正常模式时，睡眠模式指示信号SLP处在非激活状态，使开关控制信号φ设定在电压Vcc2电平上。因此，来自CMOS反相器CTL的互补的开关控制信号/φ为接地电压电平。相应地，电源开关电路SW1和SW2进入导通状态，电源电压Vcc1和接地电压分别提供给伪电源线VCCV和伪接地线GNDV。
因此，在正常模式时，活动周期和等待周期两个周期中，电源控制电路40使开关控制信号φ设定在电源电压Vcc2的电压电平，使电源开关电路SW1和SW2设定在导通状态。因此，即使是该半导体装置在高频动作，而且活动周期和等待周期高速切换的场合，由于这些伪电源线VCCV和伪接地线GNDV与电源结点和接地结点间的连接状态不会变化，因此，能够使逻辑门电路20高速动作。
在睡眠模式时，电源控制电路40根据睡眠模式指示信号SLP，使开关控制信号φ设定在接地电压电平。相应地，来自CMOS反相器CTL的互补的开关控制信号/φ变成电源电压Vcc2电平。因此，电源开关电路SW1进入深度截止状态，可以可靠地减小其截止漏电流。并且，相应地也能够减小逻辑门电路20的栅极隧道漏电流和截止漏电流。
因此，在维持高速动作特性的情况下，能够确实有效地减小睡眠模式时的功率消耗。
图20是表示图18所示电源控制电路40的结构的一个示例的图。在图20中，电源控制电路40包括接收睡眠模式指示信号SLP的具有电平转换功能的反相电路41。该具有电平转换功能的反相电路41，将振幅Vcc1的睡眠模式指示信号SLP转换成振幅Vcc2的开关控制信号φ。该睡眠模式指示信号SLP是由图15所示的模式检测电路32提供。特别地，如果该睡眠模式指示信号SLP是由外部直接提供，并且在激活时设定在电压Vcc2的电压电平，那么该具有电平转换功能的反相电路41就不用特意要求具有电平转换功能。
而且，如果该半导体装置是DRAM(动态随机存取存储器)，则活动周期、等待周期和睡眠模式，分别对应于活动周期、等待周期和自动刷新模式。因此，在睡眠模式时，也可以设定向例如DRAM中与保持数据无关的部分停止提供电源的省电模式。该场合，第四实施例中的半导体装置，就相当于与保持数据有关的电路部分。
如果在DRAM中该逻辑门电路20是与行选择有关的电路，而且是与保持数据有关的电路，那么在执行存储单元的数据刷新时，必须将开关控制信号φ设定在H电平。在自动刷新模式中，由于不需要高速动作，因此，在使电源电压Vcc2电平的开关控制信号φ改变成接地电压电平时，能够取得足够的时间余量，而且，能够使伪电源线VCCV和伪接地线GNDV设定在规定的电压电平上。在行相关电路的电源控制电路上，提供睡眠模式指示信号SLP和指示执行刷新的刷新激活信号合成的控制信号。
如以上所述，依照本发明的第四实施例，准备了多种振幅的电源开关控制信号，并根据动作状态切换该开关控制信号的振幅，因此，在维持高速动作特性的情况下，能够确实有效地减小在要求低消耗电流特性的动作时的消耗电流。
[第五实施例]
图21是概略表示依照本发明第五实施例的半导体装置的全体的结构图。在图21中，半导体装置包括多个电路模块LCK1-LCKn。这些电路模块LCK1-LCKn，也可以分别是实施功能各不相同的功能块。另外，象半导体存储装置一样，把一个存储阵列分割成多个阵列块时，也可以是对应于各阵列块设置的外围电路模块。该外围电路模块包括行译码器和局部控制电路。
对应于电路模块LCK1-LCKn，分别设有高电平侧电源开关电路SW11-SWn1，而且，设有低电平侧电源开关电路SW12-SWn2。这些电源开关电路SW11...SWn1和SW12...SWn2，分别是由栅绝缘膜厚度为Tox2的P沟道和N沟道MIS晶体管构成。电路模块LCK1-LCKn分别由栅绝缘膜厚度为Tox1的MIS晶体管构成。
对应于从电源开关电路SW11至SWn1，分别设有生成从开关控制信号/φ1至/φn的CMOS反相器LCTL1至LCTLn。在这些CMOS反相器LCTL1至LCTLn上，分别提供来自电源控制电路50的开关控制信号φ1至/φn。
对应于CMOS反相器LCTL1至LCTLn，分别设有根据睡眠模式指示信号STP选择电源电压Vcc2和Vcc1中的一个电压的电源选择电路PVS1至PVSn。这些电源选择电路PVS1至PVSn，在睡眠模式指示信号SLP激活时，选择电源电压Vcc2。如果睡眠模式指示信号SLP表示处在非激活状态的正常模式时，这些电源选择电路PVS1至PVSn选择电源电压Vcc1。向电源开关电路SW11至SWn1提供电源电压Vcc1。电源电压Vcc1和Vcc2之间的关系，与前述的第一实施例至第四实施例的半导体装置的电源电压Vcc1和Vcc2之间的关系相同。
电源控制电路50根据模式指示信号MOD和电路模块指定信号RS，把指定的电路模块对应的开关控制信号φ设定在激活状态(H电平)。电源控制电路50把电源电压Vcc1作为动作电源电压接收，这些开关控制信号φ1至φn的各个振幅与电源电压Vcc1相同。
图22是表示图21所示半导体装置的动作的时序图。以下，参照图22，对图21所示半导体装置的动作进行说明。在这里，图22中，代表性地表示了电路模块LCKj(j＝1-n)对应的开关控制信号φj和/φj。
在正常模式时，睡眠模式指示信号SLP处在非激活状态，电源选择电路PVS1至PVSn选择电源电压Vcc1，并作为动作电源电压分别提供给对应的CMOS反相器CTL1至CTLn。在活动周期时，电源控制电路50根据模式指示信号MOD和电路模块指定信号BS，使选择电路模块对应的开关控制信号φj驱动到激活状态，而对于非选择电路模块，使开关控制信号φj指定在L电平上。在图22中，选择电路模块对应的开关控制信号的状态用实线表示，而非选择电路模块对应的开关控制信号的状态用虚线表示。
当开关控制信号φj驱动到选择状态时，其电压电平为电源电压Vcc1电平。在等待状态时，开关控制信号φj为接地电压GND电平，而且来自CMOS反相器LCTLj的开关控制信号/φj为电源电压Vcc1电平。因此，这些开关控制信号φj和/φj，在正常模式时以振幅Vcc1的小振幅变化，而且迅速地向对应的电路模块LCKj提供电源电压Vcc1和接地电压GND。
即使这些从电路模块LCK1至LCKn高速动作，等待周期和活动周期高速切换的场合，也能够使伪电源线(VCCV)和伪接地线(GNDV)维持在稳定的电压电平上。
尤其是，这些伪电源线和伪接地线只是设置在对应的电路模块，而且具有较小的负载，因此，电源开关电路在从等待周期转移到活动周期时，能够使对应的伪电源线和伪接地线迅速地驱动到规定的电压电平上。
而且，只对实际动作的电路提供电源电压，使对应的电路模块动作，并且对非选择电路模块不提供电流，因此，能够减小消耗电流。
当转移到睡眠模式时，从电源选择电路PVS1至PVSn，根据睡眠模式指示信号SLP选择电源电压Vcc2，并作为动作电源电压分别提供给对应的CMOS反相器LCTL1至LCTLn。该场合，电源控制电路50根据睡眠模式指示信号(包括于模式指示信号MOD)，把所有的开关控制信号φ1至/φn维持在接地电压GND电平。因此，在CMOS反相器LCTL1至LCTLn中，不用转换电平，生成电压为电源电压Vcc2电压电平的开关控制信号/φ1至/φn(/φj)，提供给电源开关电路SW11至SWn1。
在该睡眠模式时，电源开关电路SW11至SWn1进入深度截止状态，各自的截止漏电流减小，因此，相应地能够抑制电路模块LCK1至LCKn的膜厚度为Tox1的MIS晶体管的栅极隧道电流和截止漏电流。
如以上所述，将内部分配逻辑门电路分割成电路模块LCK1至LCKn的场合，减轻了各伪电源线和伪接地线的负载，在转移到活动周期时，使选择电路模块所对应的伪电源线和伪接地线的电压电平，通过对应的电源开关电路SW11至SWn1和SW12至SWn2，能够迅速地设定在规定的电压电平上。另外，在正常模式时，开关控制信号φj的振幅为Vcc1，并根据模式指示信号能够使其状态迅速地进行切换，因此，不会降低整个该半导体装置的动作速度。
另外，在睡眠模式时，电源开关电路SW11至SWn1，分别接收电压Vcc2的开关控制信号/φ1至/φn，设定在较深的截止状态，并减小各自的截止漏电流。
而且，作为电源控制电路50的结构，采用以下结构。即把图15所示的缓冲电路26对应各电路模块LCK1至LCKn进行设置，在活动周期指示信号ACT被激活时，而且对应的模块指定信号BS处在选择状态时，把对应的开关控制信号φ1至/φn，驱动到电压Vcc1电平上。也可以简单地把获取活动周期指示信号ACT和模块指定信号BS(BSj)之间的逻辑乘积的门电路，设置在各电路模块。
通过电路模块LCK1至LCKn的分割，减轻了伪电源线和伪接地线的负载，而且，根据振幅Vcc2的开关控制信号，即使电源开关电路的状态在活动周期和等待周期(时间段)之间进行切换，也能够使对应的伪电源线和伪接地线充分地驱动到规定的电压电平上，该场合，向该图21所示的CMOS反相器LCTL1至LCTLn提供电源电压Vcc2，而且，开关控制信号φ1至φn，也可以作为振幅Vcc2的信号而生成。
如以上所述，依照本发明的第五实施例，把内部电路分割成多个电路模块，在每一个电路模块上设有电源开关电路，只有对被选择电路模块，使与之对应的电源开关电路设定在导通状态，由此，在没有损害高速动作性能(特性)的情况下，能够减小低消耗电流所要求的动作模式时的消耗电流。
[第六实施例]
图23是表示依照本发明第六实施例的半导体装置的结构图。在图23中，该半导体装置包括逻辑门电路，即级联连接的CMOS反相器IVa至IVk。这些CMOS反相器IVa至IVk中的每一个CMOS反相器，都包括栅绝缘膜厚度为Tox1的P沟道MIS晶体管和栅绝缘膜厚度为Tox1的N沟道MIS晶体管。
这些CMOS反相器IVa至IVk，共同设置了伪电源线VDDV和伪接地线GNDV。
对于伪电源线VDDV，设置了电源开关电路SW1a、SW1b和SW1c，对于伪接地线GNDV，设置了电源开关电路SW2a、SW2b和SW2c。这些电源开关电路SW1a至SW1c，分别是由响应互补的开关控制信号/φ而选择性地导通的P沟道MIS晶体管构成。而且，包括于电源开关电路SW1a至SW1c的MIS晶体管的栅绝缘膜厚度为Tox2。
电源开关电路SW1a和SW1c，设置在伪电源线VDDV的两端，电源开关电路SW1b设置在该伪电源线VDDV的中央部。能够减小伪电源线VCCV的电压分布。
电源开关电路SW2a至SW2c，分别是由响应开关控制信号φ而选择性地导通的栅绝缘膜厚度为Tox2的N沟道MIS晶体管构成。
互补的开关控制信号/φ是通过接收开关控制信号φ的CMOS反相器CTL生成。该CMOS反相器CTL把电源电压Vcc2作为动作电源电压接收。开关控制信号φ的振幅为电压Vcc2。
对于伪接地线来说，其两端也分别设置了电源开关电路SW2a和SW2c，在伪接地线GNDV的中央部设置了电源开关电路SW2b。由此，防止产生伪接地线GNDV的电压分布。
图24是表示图23所示半导体装置的动作的时序图。以下，参照图24，对该图23所示的半导体装置的动作进行说明。
在活动周期时，开关控制信号φ为电源电压Vcc2的电平，开关控制信号/φ为接地电压GND的电平。在该状态中，伪电源线VDDV上经由电源开关电路SW1a至SW1c提供有电源电压Vcc1。同样地，在伪接地线GNDV，电源开关电路SW2a至SW2c进入导通状态，伪接地线GNDV与接地结点相连接。
通过排除伪电源线VDDV和伪接地线GNDV的布线阻抗等的影响，能够防止伪电源线VDDV和伪接地线GNDV中产生电压分布，而且，使CMOS反相器IVb至IVk能够稳定地动作。另外，设置多个电源开关电路SW1a至SW1c，增加了电流提供能力，能够以较大的电流驱动力向伪电源线VDDV提供电源电压Vcc1。另外，对伪接地线GNDV也设置了电源开关电路SW2a至SW2c，能够以较大的电流驱动力把伪接地线GNDV放电到接地电压电平。相应地，根据输入信号S，使这些CMOS反相器IVa至IVk能够高速稳定地动作。
在等待周期时，开关控制信号φ设定在接地电压GND电平，开关控制信号/φ设定在电源电压Vcc2的电压电平上。因此，能够使包括电源开关电路SW1a至SW1c的P沟道MIS晶体管设定在深度截止状态，并且，能够可靠地抑制这些电源开关电路SW1a至SW1c的截止漏电流，相应地，能够减小CMOS反相器IVa至IVk的漏电流(截止漏电流和栅极隧道电流)。
另外，即使活动周期和等待周期高速切换的场合，伪电源线VDDV和伪接地线GNDV，分别通过多个电源开关电路SW1a至SW1c和SW2a至SW2c驱动。因此，在转移到活动周期时，能够使伪电源线VCCV和伪接地线GNDV的电压电平迅速稳定，而且，使CMOS反相器IVa至IVk能够高速稳定的动作。
与等待周期时相同，在睡眠模式时，开关控制信号φ为接地电压GND电平，开关控制信号/φ为电源电压Vcc2的电压电平。因此，与等待周期时相同，能够使这些伪电源线VDDV上的电源开关电路SW1a至SW1c设定在深度截止状态，并能够可靠地抑制睡眠模式时的电源开关电路的截止漏电流。而且相应地，能够抑制CMOS反相器IVa至IVk的栅极隧道电流和截止漏电流，减小消耗电流。
而且，作为生成开关控制信号φ和/φ的形式，也可以使用前述第一实施例至第五实施例中的任意一个控制形式。
如以上所述，依照本发明的第六实施例，对一个逻辑门电路所设置的各伪电源线和伪接地线上，分别设置了多个电源开关电路。因此，在这些伪电源线和伪接地线中，能够防止由布线阻抗所产生的电源电压和接地电压的电压分布。而且，在活动周期时，能够稳定地维持这些伪电源线和伪接地线的电压电平，在电路动作时，能够稳定地提供动作电源电压，并能够抑制电源噪声的发生。另外，相应地，能够防止逻辑门电路的动作容限的减少，并能够高速稳定地动作。
另外，在等待周期时和睡眠模式时等要求低消耗电流的动作状态时，能够使电源开关电路设定在深度截止状态，防止这些要求低消耗电流的动作模式/周期时的电源开关电路的截止漏电流，而且相应地，能够抑制逻辑门电路的栅极隧道电流和截止漏电流。
另外，作为生成开关控制信号φ的电源控制电路的结构，能够利用图15所示的结构。
[第七实施例]
图25是表示依照本发明第七实施例的半导体装置的结构图。在该图25所示的半导体装置，其结构在以下几点与图1所示半导体装置有所不同。也就是说，设有在等待状态时使伪电源线VCCV和伪接地线GNDV预充电到中间电压(Vcc1)/2电平的预充电电路60。该预充电电路60包括：响应等待状态指示信号φSTB而导通，分别向伪电源线VCCV和伪接地线GNDV传送中间电压(Vcc1)/2的N沟道MIS晶体管NXV和NXG。在该图25所示的半导体装置的其他结构，与图1所示的半导体装置相同，对应的部分用相同的参照号码表示，并省略其详细的说明。
开关控制信号φ和/φ为振幅Vcc2，等待状态指示信号φSTB的振幅为Vcc1。
图26是表示图25所示半导体装置的动作的时序图。以下，参照图26，对该图25所示的半导体装置的动作进行说明。
在等待周期时，开关控制信号φ为接地电压GND电平，互补的开关控制信号/φ为电源电压Vcc2的电压电平。而且，等待状态指示信号φSTB处在电源电压Vcc1的电压电平上。在该状态中，电源开关电路SW1和SW2处在截止状态。
在预充电电路60中，根据等待状态指示信号φSTB，导通其内部的MIS晶体管NXV和NXG，中间电压(Vcc1)/2传送到伪电源线VCCV和伪接地线GNDV。因此，在等待周期时，伪电源线VCCV和伪接地线GNDV维持在中间电压(Vcc1)/2的电平上。
当活动周期开始时，等待状态指示信号φSTB变成接地电压GND电平。在预充电电路60中，MIS晶体管NXV和NXG进入截止状态，并结束伪电源线VCCV和伪接地线GNDV预充电到中间电压电平的动作。
而且，开关控制信号φ驱动到电源电压Vcc2的电压电平，互补的开关控制信号/φ驱动到接地电压GND电平。伪电源线VCCV通过电源开关电路SW1，驱动到电源电位Vcc1的电压电平，伪接地线GNDV经由电源开关电路SW2驱动到接地电压GND电平。
因此，在活动周期时，如果逻辑门电路20的输入信号S变化，那么伪电源线VCCV和伪接地线GNDV，只是分别从中间电压(Vcc1)/2驱动到电源电压Vcc1和接地电压GND电平，能够使这些伪电源线VCCV和伪接地线GNDV电压电平的确定定时大致一定。也就是说，如果没有设置预充电电路60，那么伪电源线VCCV和伪接地线GNDV的电压电平，就由逻辑门电路20的漏电流的值确定。该漏电流依赖于构成逻辑门电路20的MIS晶体管的栅绝缘膜厚度和阈值电压。这些栅绝缘膜厚度和阈值电压，具有一定的范围，并且对每个半导体装置都不相同。因此，伪电源线VCCV和伪接地线GNDV在开始活动周期时的电压电平，对每一个半导体装置都不相同，而且，需要考虑最坏的情形来确定电路动作容限，因此，不能保证高速动作。
但是，如该图25所示，通过在等待状态时使用预充电电路60，使伪电源线VCCV和伪接地线GNDV固定在规定的电压电平，由此，使活动周期开始时的伪电源线VCCV和伪接地线GNDV的电压电平与该逻辑门电路20的漏电流无关，固定在中间电压(Vcc1)/2的预充电电压电平上。因此，在各半导体装置中，能够使活动周期开始时的伪电源线VCCV和伪接地线GNDV的开始电压电平固定，并能够使这些伪电源线VCCV和伪接地线GNDV的电压确定定时固定，而且，能够改善动作容限，保证高速动作。尤其能够防止在睡眠模式等产生以下状态，即，长时间维持在等待状态，伪电源线VCCV的电压电平大幅度偏离电源电压Vcc1，恢复到原来的电源电压电平需要很长时间，不能够高速动作的状态。
而且，由于伪电源线VCCV和伪接地线GNDV设定在中间电压电平，因此，能够减少逻辑门电路20中处在导通状态的MIS晶体管的栅-源极间电压的绝对值，而且能够减小处在导通状态的MIS晶体管的栅极隧道电流。另外，处在截止状态的MIS晶体管中，能够使其栅-源极间电压设定在深度反偏置状态，并且，能够减小逻辑门电路的MIS晶体管的截止漏电流。
而且，包括于该预充电电路60的MIS晶体管NXV和NXG，在它们的衬底区域与其他元件隔离，且背面栅极处在浮置状态时，其栅绝缘膜厚度可以是Tox1和Tox2中的任何一个。
另外，即使MIS晶体管NXV和NXG的阈值电压设定在0.5V，只要电源电压Vcc1为1.0V，等待状态指示信号φSTB的H电平为电源电压Vcc2，就能够充分地传送中间电压(Vcc1)/2。该场合，即使等待状态指示信号φSTB的H电平为电压Vcc1，在MIS晶体管NXG和NXV中，其栅-源极间电压设定在与阈值电压相同的电压电平上，能够传送中间电压(Vcc1)/2。但是，为了抑制栅极隧道电流，这些预充电用晶体管的栅绝缘膜设定在Tox2。
图27是表示发生图25所示的开关控制信号φ和等待状态指示信号φSTB的电源控制信号发生部的一个结构例子的图。在图27中，电源控制信号发生部包括：转换振幅Vcc1的活动周期指示信号ACT的振幅，生成振幅Vcc2的开关控制信号φ的具有电平转换功能的缓冲电路65；使活动周期指示信号ACT反相，生成等待状态指示信号φSTB的反相电路66。该反相电路66把电源电压Vcc1作为动作电源电压接收。
活动周期指示信号ACT例如从图15所示的模式检测电路生成，并在该半导体装置设定在动作状态时被激活。在DRAM中，该活动周期指示信号ACT是把存储单元阵列驱动到选择状态的阵列激活信号(行选择指示信号)，而在SRAM(动态随机存取存储器)中，相当于芯片使能信号。
通过利用该图27所示的电源控制信号发生部，基于相同的活动周期指示信号ACT，可分别生成振幅相互不同的开关控制信号φ和等待状态指示信号φSTB。
而且，在该图27所示的电源控制信号发生部的结构中，在睡眠模式时，由于活动周期指示信号ACT变成L电平非激活状态，等待状态指示信号φSTB变成H电平激活状态，在睡眠模式期间内，伪电源线VCCV和伪接地线GNDV预充电到中间电压(Vcc1)/2的电压电平。
但是，在该半导体装置结构中，如果伪电源线VDDV和伪接地线GNDV的等待周期占空比小，其电压变动足够小的场合，或者，如果在高速动作时从等待周期转移到活动周期时，伪电源线VCCV和伪接地线GNDV的电压电平变化不够快的场合，也可以只在睡眠模式时，使该图25所示的预充电电路60激活，将伪电源线VDDV和伪接地线GNDV预充电到中间电压电平。该场合，仅仅是根据睡眠模式指示信号，生成等待状态指示信号φSTB。
如以上所述，依照本发明的第七实施例，半导体装置可这样构成，即，在停止动作状态时，可把伪电源线和伪接地线预充电到规定的电压电平，因此，在解除该停止动作状态时，能够抑制伪电源线和伪接地线的电压电平的偏差，以更快的定时使电源电压和接地电压设定在确定状态，并且，能够充分地确保电路动作容限，使电路动作稳定。
另外，如果把该预充电电压设定在电源电压和接地电压之间的中间电压电平，就能够减小导通状态的MIS晶体管的栅-源极间电压，而且，能够有效地减小栅极隧道电流，减小等待周期等动作停止状态时的消耗电流。
而且，利用该预充电电路60的结构，也可以与前述第一实施例至第六实施例中任意一个结构相组合使用。
[第八实施例]
图28是表示依照本发明第八实施例的半导体装置的结构图。在图28中，半导体装置包括具有级联连接的多个反相器的逻辑门电路20。包括于该逻辑门电路20的MIS晶体管，其栅绝缘膜厚度为Tox1，并根据输入信号S执行预先确定的处理(本实施例中的延迟和/或者反相)。
在该逻辑门电路20上，设置内部电源线INPL和伪接地线GNDV。内部电源线INPL与包括于该逻辑门电路20的CMOS反相器的P沟道MIS晶体管的源极共同连接，伪接地线GNDV与逻辑门电路20的N沟道MIS晶体管的源极共同连接。
在伪接地线GNDV上，设置响应开关控制信号φ而选择性地导通的电源开关电路SW2。该电源开关电路SW2是由栅绝缘膜厚度为Tox2的N沟道MIS晶体管构成。这些逻辑门电路20和电源开关电路SW2的结构，与前述第一实施例至第七实施例的结构相同。
在内部电源线INPL上设置：比较电路75，激活时比较结点73上的电压和内部电源线INPL上的电压，并根据该比较结果生成控制信号/φA；N沟道MIS晶体管77，响应开关控制信号φ选择性地导通，并使该比较电路75激活；电源驱动电路SWA，根据控制信号/φA，从提供电源电压Vcc2的电源结点向内部电源线INPL提供电流。比较电路75和激活晶体管77，是由栅绝缘膜厚度为Tox2的MIS晶体管构成。比较电路75把电源电压Vcc2作为动作电源电压接收。
电源驱动电路SWA是由栅绝缘膜厚度为Tox2的P沟道MIS晶体管PM构成。MIS晶体管PM连接在提供电源电压Vcc2的电源结点和内部电源线INPL之间，并且在其栅极上接收来自比较电路75的电源驱动控制信号/φA。
比较电路75在负输入端接收结点73上的电压，在正输入端接收内部电源线INPL上的电压，在激活时，差动放大该结点73上的电压和内部电源线INPL上的电压。该比较电路75的输出信号/φA，可以在电源电压Vcc2和接地电压GND之间以数字方式变化，另外，也可以依照内部电源线INPL上的电压和结点73上的电压之间的差，以模拟方式变化。
为了依照动作模式设定结点73上的电压电平，该半导体装置又包括：反相器71，接收开关控制信号φ；CMOS传输门70，响应开关控制信号φ和反相器71的输出信号选择性地导通，并且在导通时，把基准电压Vref传送给结点73；N沟道MIS晶体管72，响应反相器71的输出信号选择性地导通，并且在导通时，把结点73维持在接地电压电平上。CMOS传输门70和反相器71，是由栅绝缘膜厚度为Tox2的P沟道和N沟道MIS晶体管构成。MIS晶体管72的栅绝缘膜厚度为Tox2。
反相器71把电源电压Vcc2作为动作电源电压接收。开关控制信号φ的振幅为Vcc2。但是，开关控制信号φ也可以在电源电压Vcc2和负电压之间变化。
在该图28所示的半导体装置中，栅绝缘膜厚度为Tox1的MIS晶体管，其阈值电压的绝对值为0.2V，而且，栅绝缘膜厚度为Tox2的MIS晶体管，其阈值电压的绝对值为0.5V。
基准电压Vref为1.0V，电源电压Vcc2为2.5V。栅绝缘膜厚度Tox1和Tox2，例如分别为2nm、5.5nm。
图29是表示在图28所示半导体装置的动作的时序图。以下，参照图29，对该图28所示的半导体装置的动作进行说明。
在等待周期时，开关控制信号φ为接地电压GND电平。因此，CMOS传输门70变成非导通状态，另一方面，MIS晶体管72变成导通状态，结点73维持在接地电压GND电平上。对于比较电路75来说，激活晶体管77处在截止状态，其输出信号/φA维持在电源电压Vcc2的电压电平上。在电源驱动电路SWA中，MIS晶体管PM变成截止状态。
在比较电路75中，如激活晶体管77处在截止状态时，其输出信号设定在电源电压Vcc2的电平上的结构能够通过以下实现。使比较电路77由电流镜像差动放大电路构成，并使该电流镜像的级与电源结点相连接。或者，在差动放大电路的输出部上，设置响应开关控制信号φ导通并使输出部上拉到电源电压电平的P沟道晶体管。
在电源开关电路SW2中，响应开关控制信号φ，N沟道MIS晶体管也进入截止状态，伪接地线GNDV从接地结点分离。这些内部电源线INPL和伪接地线GNDV，维持在依照该逻辑门电路20的漏电流的电压电平上。在等待周期时，输入信号S的逻辑电平可以是任意。
当活动周期开始时，开关控制信号φ驱动到电源电压Vcc2的电压电平。相应地，在电源开关电路SW2中，MIS晶体管导通，伪接地线GNDV与接地结点连接，其电压电平维持在接地电压GND。
另一方面，CMOS传输门70导通，而且MIS晶体管72变成非导通状态，基准电压Vref经由CMOS传输门70提供给在结点73上。激活晶体管77导通，比较电路75的比较动作被激活，对内部电源线INPL上的电压Vcc1和结点73上的基准电压Vref进行比较，并依照其比较结果生成电流驱动控制信号/φA。如果内部电源线INPL上的电压Vcc1比基准电压Vref高，比较电路75的输出信号就变成高电平，电流驱动控制电路SWA的MIS晶体管PM的电导降低，向该内部电源线INPL提供的电流量减小。另外，如果电压Vcc1比基准电压Vref低，则比较电路75的输出信号变成低电平，MIS晶体管PM的电导增大，向内部电源线INPL提供电流，电压Vcc1的电压电平上升。
该比较电路75的输出信号/φA的电压电平根据电压Vcc1和基准电压Vref之间的差决定(确定)，内部电源线INPL上的电压，在稳定时变成1.0V，与基准电压Vref相同。通过该电源驱动电路SWA，向内部电源线INPL提供电流，逻辑门电路20稳定地动作。
由MIS晶体管PM和比较电路75的反馈环路构成的电源电路，作为降低电源电压Vcc2生成内部电源电压Vcc1的内部降压电路使用。通过在驱动伪电源线的电路上利用该内部降压电路，能够从电源电压Vcc2生成期望最佳电压电平的内部电源电压Vcc1。
在利用该内部降压电路的场合，电流驱动用MIS晶体管PM的栅绝缘膜厚度也是Tox2，防止产生栅极隧道电流，而且对于逻辑门电路20，可作为漏电流切断用晶体管驱动。
并且，与第三实施例相同，在第八实施例中，为了调整电流开关电路的MIS晶体管和逻辑门电路20的MIS晶体管的阈值电压，也可以适当调整沟道掺杂量和栅极长度。
为了调整阈值电压，在电流开关电路SWA和SW2的电流驱动晶体管和逻辑门电路的MIS晶体管的沟道区域注入杂质。如果在该杂质区域注入的杂质量，也就是沟道掺杂量相同，其阈值电压的绝对值随着栅绝缘膜厚度的增加而变大。因此，P沟道MIS晶体管PM的阈值电压的绝对值，将比逻辑门电路20的P沟道MIS晶体管的阈值电压绝对值大，而且，电流开关电路SW2的N沟道MIS晶体管的阈值电压，将比逻辑门电路20的N沟道MIS晶体管的阈值电压高。这些电流开关电路的MIS晶体管的阈值电压绝对值，例如为0.5V，逻辑门电路20的P沟道和N沟道MIS晶体管的各自的阈值电压绝对值，例如为0.2V。
另外，使电源开关电路的MIS晶体管的沟道掺杂量，与逻辑门电路的相同导电型的MIS晶体管(PT，NT)的沟道掺杂量相同，而且，使电源开关电路的MIS晶体管的栅绝缘膜厚度，比逻辑门电路的MIS晶体管的栅绝缘膜厚度厚。因此，能够很容易地使电源开关电路的MIS晶体管的阈值电压绝对值比逻辑门电路的MIS晶体管的阈值电压绝对值大，而且，在不会使制造工艺变得复杂化的情况下，能够很容易地减小等待状态时的漏电流(亚阈值电流和栅极隧道电流)。
调整沟道长度时，在电源开关电路SWA中，使P沟道MIS晶体管PM的沟道长度，比包括于逻辑门电路20的P沟道MIS晶体管的沟道长度的最大值还要大。而且，在电源开关电路SW2中，使N沟道MIS晶体管的沟道长度，比逻辑门电路20的N沟道MIS晶体管的沟道长度最大值还要长。在阈值电压的绝对值变大时，能够减小截止状态时的漏电流也就是亚阈值电流。因此，只通过沟道长度的改变，在不会使制造工序产生任何复杂化的情况下，能够减小电源开关电路SW1和SW2的截止漏电流，并相应地，能够减小逻辑电路的漏电流(栅极隧道电流和亚阈值电流)，减小等待状态时的消耗电流。
以下作为调整沟道掺杂量的其他结构，在电源开关电路SWA中，使P沟道MIS晶体管PM的沟道掺杂量，与包括于逻辑门电路20的P沟道MIS晶体管的沟道掺杂量不相同。该场合，电流驱动晶体管PM的阈值电压绝对值比逻辑门电路20的MIS晶体管的阈值电压绝对值还要大。在电源开关电路SW2中，使N沟道MIS晶体管的沟道掺杂量，与逻辑门电路20的N沟道MIS晶体管的沟道掺杂量不相同。即使在该场合中，电源开关电路SW2的N沟道MIS晶体管的阈值电压绝对值，也比逻辑门电路20的N沟道MIS晶体管NT的阈值电压还要大。只通过使电源开关电路SWA和SW2的MIS晶体管的沟道掺杂量，与逻辑门电路20的P沟道和N沟道MIS晶体管的沟道掺杂量不相同，在不会使制造工序变得复杂化的情况下，就能够很容易地减小等待状态时的截止漏电流，并相应地，能够减小消耗电流。
而且，电源电压Vcc2可以是从外部提供的电源电压，也可以是降低外部电源电压而生成的降压电源电压。
并且，对内部电源线INPL来说，根据与比较电路75进行互补比较动作的比较电路的输出信号，其电导被控制的N沟道MIS晶体管，可以作为电流驱动晶体管设置。也就是说，为了强化电源，在内部电源线INPL上，作为电流驱动晶体管设置P沟道MIS晶体管和N沟道MIS晶体管。该场合，作为电流驱动晶体管，也可以单独使用栅绝缘膜厚度为Tox2的N沟道MIS晶体管。
另外，该开关控制信号φ的逻辑电平，也可以不在活动周期和等待周期之间切换，而如第六实施例所述，可以在正常模式和睡眠模式或者省电模式(包括深度省电模式)之间切换。而且，该半导体装置为DRAM的场合，可以在正常模式和自动刷新模式之间切换开关控制信号φ的状态。如果该半导体装置是有关保持数据的电路，在实际数据保持动作(刷新动作)时，开关控制信号φ设定在激活状态，向伪电源线和伪接地线提供电流。
而且，在内部电源线INPL上，降低电源电压Vcc2，生成内部电源电压Vcc1。但是，对于伪接地线GNDV，也可以在开关电路SW2上设置比较基准电压和伪接地线GNDV电压的比较电路。该场合，可以使伪接地线GNDV的电压电平设定在比接地电压GND高的电压电平上，实现所谓“升压接地线”，而且，也可以利用负电压VBB，实现使伪接地线GNDV设定在接地电压电平上的内部电源电路。
另外，可以在该内部功能电路20上设置多个电流驱动电路，而且也可以设置多个电流开关电路SW2。另外，该内部功能电路20也可以分割成多个电路模块，在每一个电路模块上，分开设置该内部电源线INPL。
如以上所述，依照本发明的第八实施例，在动作停止状态时，把动作电源线从电源结点分离，在动作时，基于其他电源电压和基准电压之间的比较来设定该电源线的电压电平，并且，能够使电源线的电压更加稳定，使内部功能电路稳定地动作。
而且，在从第一实施例到第八实施例的每一个实施例中，对半导体装置的结构进行了说明。但是，这些从第一实施例到第八实施例，可以单独使用于半导体装置中，也可以如上述的通过适当组合使用。
作为半导体装置，只要是具有对所提供的信号/数据进行规定处理的活动周期和停止进行处理的等待状态(等待周期或者睡眠模式或者省电模式)的半导体装置，都可适用本发明。
而且，在伪电源线和伪接地线两者上，不特别要求设置电源开关电路或者电流驱动电路。即使在伪电源线和伪接地线结构中的一方进行电流控制的结构，也可以减小等待状态时的漏电流，且能够稳定活动周期时的动作电压。
如以上所述，依照本发明，对包括伪电源线和伪接地线的伪动作电源线，使用厚栅绝缘膜的晶体管，并根据动作模式调整其导通/截止状态，控制伪动作电源线和对应电源结点之间的连接。因此，在动作时，能够使内部功能电路的动作电源电压稳定化，而且，能够可靠地减小动作停止时的漏电流。由此，可以实现减小消耗电流并高速稳定动作的半导体装置。
特别地，即使内部逻辑门电路的MIS晶体管的栅绝缘膜厚度设定在2nm以下的薄的程度时，也能够减小漏电流，使逻辑门电路稳定地动作。由此，能够实现一种在低电源电压下能够以低消耗电流稳定动作的由微加工制成的晶体管构成的半导体装置。

Claims (11)

1.一种半导体装置，其特征在于，包括：
逻辑门，由具有第一栅绝缘膜的绝缘栅场效应晶体管构成，将内部电源节点的电压作为动作电源电压接收并动作，处理第一振幅信号；
第一开关晶体管，在所述内部电源节点和第一电源节点之间连接，具有比所述第一栅绝缘膜的膜厚度厚的第二栅绝缘膜，响应比所述第一振幅大的第二振幅的开关控制信号选择性地导通，并在导通时，电连接所述第一电源节点和所述内部电源节点。
2.如权利要求1所述的半导体装置，其特征在于，还包括第二开关晶体管，该晶体管在所述内部电源节点和所述第一电源节点之间连接，具有所述第二栅绝缘膜，并响应所述开关控制信号，与所述第一开关晶体管同相地选择性导通，而且，其导电型与所述第一开关晶体管不同。
3.如权利要求1所述的半导体装置，其特征在于，在所述第一电源节点上提供逻辑高电平电压，所述第一开关晶体管为N沟道晶体管。
4.如权利要求1所述的半导体装置，其特征在于，所述第一栅绝缘膜的膜厚度不大于2.5nm，所述第二栅绝缘膜的膜厚度不小于3nm。
5.如权利要求1所述的半导体装置，其特征在于，
所述第一电源节点，接收来自外部的第一电源电压；
通过将来自外部的第二电源电压作为动作电源电压接收的电路，根据所述逻辑门的动作模式生成所述开关控制信号。
6.如权利要求1所述的半导体装置，其特征在于，还包括降低来自外部的电源电压，并向所述第一电源节点提供降压电压的内部电源电路，而且，基于所述来自外部的电源电压，根据所述逻辑门的动作模式生成所述开关控制信号。
7.如权利要求1所述的半导体装置，其特征在于，还包括电源控制电路，该电源控制电路将提升来自外部的电压而生成的电压作为动作电源电压接收，并根据所述逻辑门的动作模式生成所述开关控制信号。
8.如权利要求1所述的半导体装置，其特征在于，所述开关控制信号的低电平是比接地电压低的负电压电平。
9.一种半导体装置，其特征在于，包括：
逻辑门，由具有第一栅绝缘膜的绝缘栅场效应晶体管构成，将内部电源节点的电压作为动作电源电压接收并动作，处理所提供的信号；
第一开关晶体管，在所述内部电源节点和第一电源节点之间连接，具有比所述第一栅绝缘膜的膜厚度厚的第二栅绝缘膜，响应开关控制信号选择性地导通，并在导通时，电连接所述第一电源节点和所述内部电源节点；
切换电路，根据振幅控制信号切换所述开关控制信号的振幅。
10.如权利要求9所述的半导体装置，其特征在于，所述切换电路，在比所述逻辑门的输入信号的振幅大的振幅和与所述逻辑门的输入信号的振幅相同的振幅之间，切换所述开关控制信号的振幅。
11.如权利要求9所述的半导体装置，其特征在于，包括对所述提供的信号执行处理的活动模式和停止对所述提供的信号进行处理的多种动作停止模式；
所述切换电路在所述多种动作停止模式之间，切换所述开关控制信号的振幅。
CN03149352.1A 2002-10-25 2003-06-16 低消耗功率金属－绝缘体－半导体半导体装置 Expired - Fee Related CN1265459C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002311029A JP4052923B2 (ja) 2002-10-25 2002-10-25 半導体装置
JP311029/02 2002-10-25
JP311029/2002 2002-10-25

Publications (2)

Publication Number Publication Date
CN1492511A CN1492511A (zh) 2004-04-28
CN1265459C true CN1265459C (zh) 2006-07-19

Family

ID=32105301

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03149352.1A Expired - Fee Related CN1265459C (zh) 2002-10-25 2003-06-16 低消耗功率金属－绝缘体－半导体半导体装置

Country Status (3)

Country Link
US (5) US7042245B2 (zh)
JP (1) JP4052923B2 (zh)
CN (1) CN1265459C (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP2004180364A (ja) * 2002-11-25 2004-06-24 Seiko Epson Corp 電源回路
US7053692B2 (en) * 2002-12-19 2006-05-30 United Memories, Inc. Powergate control using boosted and negative voltages
WO2004079908A1 (ja) * 2003-03-06 2004-09-16 Fujitsu Limited 半導体集積回路
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
KR20070034468A (ko) * 2004-05-14 2007-03-28 제트모스 테크놀로지 인코포레이티드 내부 전압 발생기 구조 및 전력 운영 방법
WO2006002347A1 (en) 2004-06-23 2006-01-05 Peregrine Semiconductor Corporation Integrated rf front end
US7382178B2 (en) 2004-07-09 2008-06-03 Mosaid Technologies Corporation Systems and methods for minimizing static leakage of an integrated circuit
US7279956B2 (en) * 2004-07-09 2007-10-09 Mosaid Technologies Incorporated Systems and methods for minimizing static leakage of an integrated circuit
KR100616501B1 (ko) * 2004-07-27 2006-08-25 주식회사 하이닉스반도체 리시버
US7180363B2 (en) * 2004-07-28 2007-02-20 United Memories, Inc. Powergating method and apparatus
DE102004036956B3 (de) * 2004-07-30 2006-03-23 Infineon Technologies Ag Logik-Aktivierungsschaltung
US7164291B2 (en) * 2004-08-11 2007-01-16 Texas Instruments Incorporated Integrated header switch with low-leakage PMOS and high-leakage NMOS transistors
US7276932B2 (en) * 2004-08-26 2007-10-02 International Business Machines Corporation Power-gating cell for virtual power rail control
US7109755B2 (en) * 2004-10-27 2006-09-19 Intel Corporation Power delivery noise cancellation mechanism
TWI259939B (en) * 2004-12-02 2006-08-11 Univ Nat Chiao Tung A power gating structure with concurrent data retention and intermediate modes
JP2006203801A (ja) * 2005-01-24 2006-08-03 Fujitsu Ltd バッファ回路及び集積回路
US7659746B2 (en) * 2005-02-14 2010-02-09 Qualcomm, Incorporated Distributed supply current switch circuits for enabling individual power domains
US7539467B1 (en) * 2005-02-24 2009-05-26 National Semiconductor Corporation Low leakage IC input structures including slaved standby current shut-off and increased gain for tighter hysteresis
US7248080B1 (en) * 2005-02-24 2007-07-24 National Semiconductor Corporation Power supply switching at circuit block level to reduce integrated circuit input leakage currents
US7307899B2 (en) * 2005-05-23 2007-12-11 Intel Corporation Reducing power consumption in integrated circuits
US7705625B2 (en) * 2005-07-08 2010-04-27 Zmos Technology, Inc. Source transistor configurations and control methods
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US8072834B2 (en) * 2005-08-25 2011-12-06 Cypress Semiconductor Corporation Line driver circuit and method with standby mode of operation
TWI266318B (en) * 2005-08-30 2006-11-11 Via Tech Inc High performance memory and related method
US20070103195A1 (en) * 2005-11-07 2007-05-10 Jeong Duk-Sohn High speed and low power SRAM macro architecture and method
JP5054919B2 (ja) * 2005-12-20 2012-10-24 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP5105462B2 (ja) * 2005-12-27 2012-12-26 ルネサスエレクトロニクス株式会社 半導体集積回路
JP5419240B2 (ja) * 2005-12-27 2014-02-19 ルネサスエレクトロニクス株式会社 半導体集積回路
US7855578B2 (en) * 2006-02-01 2010-12-21 Wisconsin Alumni Research Foundation Domino logic circuit techniques for suppressing subthreshold and gate oxide leakage
JP4911988B2 (ja) * 2006-02-24 2012-04-04 ルネサスエレクトロニクス株式会社 半導体装置
JP4936749B2 (ja) * 2006-03-13 2012-05-23 株式会社東芝 半導体記憶装置
JP4956025B2 (ja) * 2006-03-27 2012-06-20 株式会社東芝 半導体集積回路装置
US7791406B1 (en) 2006-04-04 2010-09-07 Marvell International Ltd. Low leakage power management
JP4719077B2 (ja) * 2006-05-17 2011-07-06 川崎マイクロエレクトロニクス株式会社 半導体装置
US7400175B2 (en) * 2006-05-31 2008-07-15 Fujitsu Limited Recycling charge to reduce energy consumption during mode transition in multithreshold complementary metal-oxide-semiconductor (MTCMOS) circuits
KR100718046B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리 장치
KR100776751B1 (ko) * 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법
JP5077986B2 (ja) * 2006-08-31 2012-11-21 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4199793B2 (ja) 2006-09-13 2008-12-17 エルピーダメモリ株式会社 半導体装置
JP4832232B2 (ja) * 2006-09-20 2011-12-07 パナソニック株式会社 半導体集積回路装置及び電子装置
JP2008085571A (ja) * 2006-09-27 2008-04-10 Nec Electronics Corp 半導体集積回路
JP2008103569A (ja) * 2006-10-19 2008-05-01 Nec Electronics Corp 半導体装置
US7408830B2 (en) * 2006-11-07 2008-08-05 Taiwan Semiconductor Manufacturing Co. Dynamic power supplies for semiconductor devices
CN101569101B (zh) * 2006-12-26 2014-05-14 瑞萨电子株式会社 Cmos电路和半导体器件
TWI330789B (en) * 2007-01-30 2010-09-21 Holtek Semiconductor Inc Two-wire seriel communication interface device and method using handshaking
US20080211568A1 (en) * 2007-03-01 2008-09-04 Infineon Technologies Ag MuGFET POWER SWITCH
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US7737720B2 (en) * 2007-05-03 2010-06-15 Arm Limited Virtual power rail modulation within an integrated circuit
JP5162956B2 (ja) * 2007-05-11 2013-03-13 ソニー株式会社 半導体集積回路およびその動作方法
JP4962173B2 (ja) * 2007-07-02 2012-06-27 ソニー株式会社 半導体集積回路
JP2009116684A (ja) * 2007-11-07 2009-05-28 Toshiba Corp 電圧発生回路
MX2010008458A (es) * 2008-01-31 2010-08-30 Vaelinge Innovation Belgium Bv Trabazon mecanica de paneles para piso, metodos para instalar y desinstalar paneles, un metodo y un equipo para producir el sistema de trabazon, un metodo para conectar una lengüeta desplazable a un panel y una preforma de lengüetas.
US8145923B2 (en) * 2008-02-20 2012-03-27 Xilinx, Inc. Circuit for and method of minimizing power consumption in an integrated circuit device
EP3958468B1 (en) 2008-02-28 2024-01-31 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US9030248B2 (en) 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
EP2311184A4 (en) 2008-07-18 2014-02-26 Peregrine Semiconductor Corp SOFTENER HIGH PERFORMANCE VOLTAGE GENERATION CIRCUITS AND METHOD
JP5635728B2 (ja) * 2008-09-12 2014-12-03 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置、及びテスト方法
JP5374120B2 (ja) 2008-11-14 2013-12-25 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US9886389B2 (en) * 2008-11-21 2018-02-06 International Business Machines Corporation Cache memory bypass in a multi-core processor (MCP)
US9824008B2 (en) * 2008-11-21 2017-11-21 International Business Machines Corporation Cache memory sharing in a multi-core processor (MCP)
US7804329B2 (en) * 2008-11-21 2010-09-28 International Business Machines Corporation Internal charge transfer for circuits
US8806129B2 (en) * 2008-11-21 2014-08-12 International Business Machines Corporation Mounted cache memory in a multi-core processor (MCP)
US9122617B2 (en) * 2008-11-21 2015-09-01 International Business Machines Corporation Pseudo cache memory in a multi-core processor (MCP)
JP5575405B2 (ja) * 2009-01-22 2014-08-20 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
JP5254093B2 (ja) 2009-03-19 2013-08-07 ルネサスエレクトロニクス株式会社 電源制御可能領域を有する半導体集積回路
JP4873577B2 (ja) * 2009-04-03 2012-02-08 富士フイルム株式会社 固体撮像モジュール
JP2009153214A (ja) * 2009-04-03 2009-07-09 Fujifilm Corp 固体撮像モジュール
US8203900B2 (en) * 2009-07-09 2012-06-19 Micron Technology, Inc. Data serializers, output buffers, memory devices and methods of serializing
CN110061144A (zh) 2009-10-16 2019-07-26 株式会社半导体能源研究所 逻辑电路和半导体器件
US7986166B1 (en) * 2010-01-12 2011-07-26 Freescale Semiconductor, Inc. Clock buffer circuit
US8504967B2 (en) * 2010-09-10 2013-08-06 Apple Inc. Configurable power switch cells and methodology
EP2461457B1 (en) * 2010-12-02 2017-02-22 OCT Circuit Technologies International Limited Circuit protection
US8614599B1 (en) * 2010-12-08 2013-12-24 Xilinx, Inc. Method and apparatus for powering down a dual supply current source
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
JP2012209899A (ja) 2011-03-30 2012-10-25 Elpida Memory Inc 半導体装置
JP5209083B2 (ja) 2011-05-12 2013-06-12 ウィンボンド エレクトロニクス コーポレーション 半導体装置
JP5707634B2 (ja) * 2011-06-12 2015-04-30 光俊 菅原 トンネル電流回路
JP2011216922A (ja) * 2011-08-05 2011-10-27 Renesas Electronics Corp 半導体集積回路装置
US8593184B2 (en) * 2011-08-09 2013-11-26 United Microelectronics Corp. Buffer circuit with regulating function and regulating circuit thereof
JP5765212B2 (ja) * 2011-12-13 2015-08-19 富士通株式会社 電力供給装置、及び、電子装置
US8981673B2 (en) * 2012-03-12 2015-03-17 Cree, Inc. Power supply that maintains auxiliary bias within target range
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236798A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Methods for Increasing RF Throughput Via Usage of Tunable Filters
US9094013B2 (en) * 2013-05-24 2015-07-28 The Board Of Trustees Of The University Of Arkansas Single component sleep-convention logic (SCL) modules
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
CN104795029B (zh) * 2014-01-16 2017-06-06 矽创电子股份有限公司 栅极驱动器及其电路缓冲器
US9429610B2 (en) 2014-01-16 2016-08-30 Qualcomm Incorporated Voltage dependent die RC modeling for system level power distribution networks
US9515655B2 (en) * 2014-03-27 2016-12-06 Texas Instruments Incorporated Multiplexing voltages on functional input pin with pass device
US9735614B2 (en) * 2014-05-18 2017-08-15 Nxp Usa, Inc. Supply-switching system
JP2016092536A (ja) * 2014-10-31 2016-05-23 ルネサスエレクトロニクス株式会社 半導体装置
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9852859B2 (en) * 2015-12-28 2017-12-26 Qualcomm Incorporated Adjustable power rail multiplexing
US9766827B1 (en) * 2016-05-10 2017-09-19 Intel Corporation Apparatus for data retention and supply noise mitigation using clamps
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
US10054974B1 (en) * 2017-04-06 2018-08-21 Globalfoundries Inc. Current mirror devices using cascode with back-gate bias
US10868132B2 (en) * 2017-09-18 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including standard cells with header/footer switch including negative capacitance
JP6784252B2 (ja) * 2017-11-09 2020-11-11 株式会社オートネットワーク技術研究所 出力装置及び電源システム
US10261563B1 (en) * 2017-12-12 2019-04-16 Apple Inc. Hybrid power switch
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
KR102555006B1 (ko) * 2019-02-22 2023-07-14 삼성전자주식회사 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
CN111817699A (zh) * 2019-04-12 2020-10-23 三星电子株式会社 包括电源门控单元的集成电路
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
JP7332556B2 (ja) * 2020-09-11 2023-08-23 株式会社東芝 半導体装置

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US611031A (en) * 1898-09-20 Window
US3427445A (en) * 1965-12-27 1969-02-11 Ibm Full adder using field effect transistor of the insulated gate type
US3509375A (en) * 1966-10-18 1970-04-28 Honeywell Inc Switching circuitry for isolating an input and output circuit utilizing a plurality of insulated gate magnetic oxide field effect transistors
US3492549A (en) * 1968-04-17 1970-01-27 Ncr Co Bistable electroluminescent insulated gate field effect semiconductor device
US3962686A (en) * 1972-05-16 1976-06-08 Nippon Electric Company Limited Memory circuit
US3798682A (en) * 1972-06-07 1974-03-26 J Harreld Portable hand-operated cuspidor
CH450474A4 (zh) * 1974-04-01 1976-02-27
US3986044A (en) * 1975-09-12 1976-10-12 Motorola, Inc. Clocked IGFET voltage level sustaining circuit
US4057821A (en) * 1975-11-20 1977-11-08 Nitron Corporation/Mcdonnell-Douglas Corporation Non-volatile semiconductor memory device
CH617298A5 (zh) * 1976-05-07 1980-05-14 Ebauches Sa
US4063267A (en) * 1976-06-21 1977-12-13 Mcdonnell Douglas Corporation MNOS Memory device
JPS5563871A (en) * 1978-11-06 1980-05-14 Nec Corp Protector for field-effect transistor with insulated gate
IT1224062B (it) * 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
US4330722A (en) * 1980-08-18 1982-05-18 Bell Telephone Laboratories, Incorporated Clocked IGFET logic circuit
JPS5842269A (ja) * 1981-09-05 1983-03-11 Nippon Telegr & Teleph Corp <Ntt> Ｍｉｓ型可変抵抗器
US4484087A (en) * 1983-03-23 1984-11-20 General Electric Company CMOS latch cell including five transistors, and static flip-flops employing the cell
US4611220A (en) * 1983-11-16 1986-09-09 General Motors Corporation Junction-MOS power field effect transistor
JPH07105448B2 (ja) * 1988-03-14 1995-11-13 日本電気株式会社 Ｍｏｓ型集積回路
JP2631335B2 (ja) 1991-11-26 1997-07-16 日本電信電話株式会社 論理回路
US5583457A (en) * 1992-04-14 1996-12-10 Hitachi, Ltd. Semiconductor integrated circuit device having power reduction mechanism
US5742148A (en) * 1992-11-24 1998-04-21 Seiko Instruments Inc. Charge/discharge control circuit and chargeable electric power source apparatus
JP3163839B2 (ja) * 1993-05-20 2001-05-08 富士電機株式会社 半導体集積回路
GB9313651D0 (en) * 1993-07-01 1993-08-18 Philips Electronics Uk Ltd A semiconductor device
JP3725911B2 (ja) 1994-06-02 2005-12-14 株式会社ルネサステクノロジ 半導体装置
JP3633061B2 (ja) 1995-10-19 2005-03-30 三菱電機株式会社 半導体集積回路装置
US5831451A (en) * 1996-07-19 1998-11-03 Texas Instruments Incorporated Dynamic logic circuits using transistors having differing threshold voltages
JP2948553B2 (ja) 1996-09-12 1999-09-13 松下電器産業株式会社 半導体回路
TW382670B (en) 1996-11-21 2000-02-21 Hitachi Ltd Low power processor
JP3071408B2 (ja) 1996-12-27 2000-07-31 松下電器産業株式会社 半導体集積回路の駆動方法及び半導体集積回路
JP3185730B2 (ja) 1997-11-14 2001-07-11 日本電気株式会社 相補型ｍｏｓ半導体装置
US5963803A (en) * 1998-02-02 1999-10-05 Advanced Micro Devices, Inc. Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths
JP4390304B2 (ja) * 1998-05-26 2009-12-24 株式会社ルネサステクノロジ 半導体集積回路装置
JP4071379B2 (ja) 1998-11-30 2008-04-02 株式会社ルネサステクノロジ 半導体回路装置
JP4390305B2 (ja) * 1999-01-04 2009-12-24 株式会社ルネサステクノロジ 半導体装置
JP2000243851A (ja) 1999-02-17 2000-09-08 Hitachi Ltd 半導体集積回路装置
EP1068866A3 (de) * 1999-07-12 2004-03-17 Ciba SC Holding AG Verwendung von Mischungen aus Mikropigmenten zur Bräunungsverhinderung und Aufhellung der Haut und Haare
JP2001052476A (ja) * 1999-08-05 2001-02-23 Mitsubishi Electric Corp 半導体装置
US6351174B2 (en) * 2000-02-24 2002-02-26 Texas Instruments Incorporated Vcc-compensated bus-hold circuit
JP2002064150A (ja) 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP4565716B2 (ja) * 2000-08-30 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2002110972A (ja) * 2000-09-28 2002-04-12 Nec Corp 半導体装置およびその製造方法
JP2002111470A (ja) 2000-10-03 2002-04-12 Hitachi Ltd 半導体装置
DE10065268C1 (de) * 2000-12-29 2002-08-29 Novars Ges Fuer Neue Technolog Druckbehälter mit integrierter Steuerung eines komprimierten Mediums
JP3512754B2 (ja) * 2001-04-27 2004-03-31 Ｎｅｃマイクロシステム株式会社 差動増幅回路及びこれを用いた多段差動増幅回路
US6798682B2 (en) * 2002-11-29 2004-09-28 International Business Machines Corp. Reduced integrated circuit chip leakage and method of reducing leakage

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

Also Published As

Publication number Publication date
CN1492511A (zh) 2004-04-28
US20060145726A1 (en) 2006-07-06
US20040080340A1 (en) 2004-04-29
US20080122479A1 (en) 2008-05-29
US7042245B2 (en) 2006-05-09
US7928759B2 (en) 2011-04-19
US20110163779A1 (en) 2011-07-07
JP2004147175A (ja) 2004-05-20
JP4052923B2 (ja) 2008-02-27
US20100219857A1 (en) 2010-09-02
US7355455B2 (en) 2008-04-08
US7741869B2 (en) 2010-06-22

Similar Documents

Publication Publication Date Title
CN1265459C (zh) 低消耗功率金属－绝缘体－半导体半导体装置
CN1232986C (zh) 内部电压电平控制电路和半导体存储装置以及其控制方法
CN1262066C (zh) 定时电路以及内设该定时电路的半导体存储装置
CN1252914C (zh) 差动电路、放大电路及使用它们的显示装置
CN1542847A (zh) 半导体存储器件
CN1200510C (zh) 反馈型放大电路及驱动电路
CN1303613C (zh) 减少了数据保持模式时的消耗电流的半导体存储器
CN1153222C (zh) 减小漏电流的半导体存储器
CN1976229A (zh) 半导体集成电路及泄漏电流降低方法
CN1671031A (zh) 升压电路、半导体装置以及电子设备
CN1163781C (zh) 有源矩阵型液晶显示器件的驱动电路
CN1130775C (zh) 中间电压发生电路及含有该电路的非易失半导体存储器
CN1484248A (zh) 读取电路及包括该电路的半导体存储装置
CN1277247C (zh) 电平移动电路及包括其的显示装置
CN1948974A (zh) 半导体集成电路装置及电子装置
CN1126010C (zh) 内部电源电路
CN1389922A (zh) 半导体装置
CN1790912A (zh) 半导体集成电路装置
CN1159094A (zh) 内部电源电路
CN1674442A (zh) 电平变换电路、及具有电平变换功能的串行/并行变换电路
CN1829092A (zh) 电平移动电路和移位寄存器和显示设备
CN1744440A (zh) 电平转换、电源电压发生、移位、移位寄存器电路和显示设备
CN101030585A (zh) 半导体存储器件以及其制造方法
CN1274023C (zh) 半导体器件
CN1568569A (zh) 电压检测电路和使用它的内部电压发生电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER OWNER: MISSUBISHI ELECTRIC CORP.

Effective date: 20140416

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140416

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan

Patentee before: Missubishi Electric Co., Ltd.

CP02 Change in the address of a patent holder

Address after: Tokyo, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kawasaki, Kanagawa, Japan

Patentee before: Renesas Electronics Corporation

CP02 Change in the address of a patent holder
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060719

Termination date: 20210616

CF01 Termination of patent right due to non-payment of annual fee