WO2004079908A1 - 半導体集積回路 - Google Patents

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WO2004079908A1
WO2004079908A1 PCT/JP2003/002636 JP0302636W WO2004079908A1 WO 2004079908 A1 WO2004079908 A1 WO 2004079908A1 JP 0302636 W JP0302636 W JP 0302636W WO 2004079908 A1 WO2004079908 A1 WO 2004079908A1
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transistor
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Takashi Kakiuchi
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Fujitsu Limited
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    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Definitions

  • the present invention relates to a semiconductor integrated circuit that includes a transistor having a low threshold value and has a circuit block in which supply of a power supply voltage is shut off during non-operation.
  • the power supply voltage supplied to semiconductor integrated circuits is decreasing year by year.
  • the difference between the power supply voltage and the threshold voltage of the transistor decreases, the transistor becomes difficult to turn on and the operating speed decreases.o To prevent this, the threshold voltage of the transistor decreases with the power supply voltage. It tends to be.
  • the leakage current (subthreshold current) when the transistor is not operating tends to increase.
  • the increase in the sub-threshold current increases the power consumption of the semiconductor integrated circuit during the standby period. Therefore, increasing power consumption is a serious problem for portable devices that use batteries.
  • MT CMOS Multi-Threshold Voltage CMOS
  • MT CMOS Multi-Threshold Voltage CMOS
  • the threshold voltage of transistors in a circuit block that requires high-speed operation is set low, and the power supply terminal of the circuit block is connected to the power supply line via a high threshold voltage switch transistor.
  • the MTCM increases due to the subthreshold current of the switch transistor. Even if OS technology is adopted, power consumption will not be reduced sufficiently. Therefore, it is necessary to further suppress the subthreshold current of the switch transistor.
  • An object of the present invention is to reduce power consumption during a standby period of a semiconductor integrated circuit.
  • it is an object of the present invention to reduce the power consumption of a semiconductor integrated circuit during a sleep period without complicating the device structure.
  • Another object is to reduce the power consumption of the semiconductor integrated circuit during the standby period without increasing the product cost.
  • the semiconductor integrated circuit has a circuit block including a transistor having a low threshold.
  • the first conductivity type transistor having a high threshold value and the second conductivity type transistor having a low threshold value are connected in series between a first real power supply line to which a power supply voltage is supplied and a virtual power supply line connected to a power supply terminal of a circuit block. It is connected to the.
  • the first and second conductivity type transistors have polarities opposite to each other.
  • the power supply control circuit turns on the first and second conductivity type transistors during the operation of the circuit block and turns off the transistors during the non-operation of the circuit block. Since the first and second conductivity type transistors are turned off during the non-operation of the circuit block, the supply of the power supply voltage to the circuit block is cut off. Therefore, the power consumption of the semiconductor integrated circuit during the standby period can be reduced.
  • a second conductivity type transistor having a low threshold value in series with a first conductivity type transistor having a high threshold value an increase in on-resistance of the first and second conductivity type transistors can be minimized.
  • the off resistance can be increased. Therefore, the subthreshold current in the first and second conductivity type transistors can be further suppressed. As a result, the power consumption of the semiconductor integrated circuit during the standby period can be further reduced.
  • the first and second conductivity type transistors In the evening, nM ⁇ S and pMOS transistors (MOS: Metal-Oxide-Semiconductor), respectively.
  • the power supply control circuit applies the first and second transistor control signals to the gates of the nMOS transistor and the pMOS transistor, respectively.
  • the first transistor control signal is fixed to the high power supply voltage during the operation of the circuit block, and is fixed to the ground voltage while the circuit block is not operating.
  • the high power supply voltage is higher than the power supply voltage and is supplied to the second real power supply line.
  • the second transistor control signal is fixed to the ground voltage while the circuit block is operating, and is fixed to the power supply voltage while the circuit block is not operating.
  • the nMOS and pMOS transistors While the circuit block is not operating, the nMOS and pMOS transistors are turned off. However, the voltage (source voltage) at the connection node of the nMOS and pMOS transistors gradually decreases with the power supply voltage and ground voltage due to the slight leakage current. Intermediate voltage. On the other hand, the gate voltages of the nMOS and pMOS 1 and the transistor at this time are the ground voltage and the power supply voltage, respectively. Therefore, the gate-source voltage of the nMOS and pMOS transistors at this time can be a negative voltage and a positive voltage, respectively.
  • the nMOS and pMOS transistors can be reliably turned off without providing a special negative voltage source, and the subthreshold current can be suppressed. Therefore, power consumption during the standby period of the semiconductor integrated circuit can be reduced without increasing the product cost.
  • the first transistor control signal fixed to the high power supply voltage is applied to the gate of the nMOS transistor, so that it is arranged between the first real power supply line and the virtual power supply line. Even if an nMOS transistor is added to the switch circuit configured as above, the rise in power supply resistance can be minimized.
  • the power supply control circuit changes the first transistor control signal from the ground voltage in response to activation of a circuit block control signal activated to operate the circuit block. While changing to the high power supply voltage, the second transistor control signal is changed from the power supply voltage to the ground voltage.
  • the power supply control circuit changes the first transistor control signal from the high power supply voltage to the ground voltage and changes the second transistor control signal from the ground voltage to the power supply voltage in response to the deactivation of the circuit block control signal. .
  • the circuit block control signal By using the circuit block control signal, the conduction of the nMOS and pMOS transistors can be controlled in conjunction with the operation of the circuit block. That is, the supply of the power supply voltage to the circuit block can be controlled according to the operation of the circuit block.
  • the level conversion circuit of the power supply control circuit converts an output voltage corresponding to a high logic level from a power supply voltage to a high power supply voltage.
  • the high-level voltage of the first transistor control signal can be easily converted to the high power supply voltage.
  • the step-down circuit steps down a high power supply voltage supplied to the second real power supply line via an external power supply terminal and supplies the high power supply voltage to the first real power supply line as a power supply voltage. . ..
  • the step-down circuit By providing the step-down circuit, there is no need to prepare two types of voltage supply sources. Therefore, an increase in product cost due to the formation of an external power supply terminal for supplying a power supply voltage can be suppressed.
  • the back gates of the n and pMOS transistors are connected to a ground line and a first real power supply line, respectively.
  • the source voltages of the nMOS and pMOS transistors gradually become intermediate between the supply voltage and the ground voltage.
  • the back gate voltage of the nMOS transistor can be made lower than the source voltage only by setting the back gate voltage (substrate voltage) of the nMOS transistor to the ground voltage.
  • the back gate voltage of the pMOS transistor can be made higher than the source voltage only by setting the back gate voltage of the pMOS transistor to the power supply voltage.
  • the back gate of the nMOS transistor arranged between the first real power supply line and the virtual power supply line can be connected to the ground line like other nMOS transistors. For this reason, it is possible to ground the back gates of all the nMOS transistors formed in the semiconductor integrated circuit in common. Therefore, the back gate of the nMOS transistor placed between the first real power line and the virtual power line and other There is no need to electrically cut off the back gate of the nMOS transistor. As a result, power consumption during the standby period of the semiconductor integrated circuit can be reduced without complicating the device structure (cell structure). Simple
  • FIG. 1 is an explanatory diagram showing one embodiment of the semiconductor integrated circuit of the present invention.
  • FIG. 2 is an explanatory diagram showing details of the power supply control circuit of FIG.
  • FIG. 3 is an explanatory diagram showing a part of the cross-sectional structure of FIG.
  • FIG. 4 is an explanatory diagram showing a first comparative example.
  • FIG. 5 is an explanatory diagram showing a part of the cross-sectional structure of FIG.
  • FIG. 6 is an explanatory diagram showing a second comparative example.
  • FIG. 7 is an explanatory diagram showing a part of the cross-sectional structure of FIG.
  • FIG. 8 is an explanatory diagram showing a third comparative example.
  • FIG. 9 is an explanatory diagram showing a part of the cross-sectional structure of FIG.
  • FIG. 10 is an explanatory diagram showing main performances of the semiconductor integrated circuit of the present invention and the semiconductor integrated circuit of the comparative example. Sun] ⁇ 1 Liste.
  • FIG. 1 shows an embodiment of the semiconductor integrated circuit of the present invention.
  • the same reference numerals as those of the power supply line are used for the voltage supplied to the power supply line.
  • the semiconductor integrated circuit 10 includes a step-down circuit VSDC, a circuit block control circuit CPU, a power control circuit CTL (CTLl to CTLm), a circuit block BLK (BLKl to BLKm), an nMOS transistor (first conductivity type transistor) N (Nl To Nm), p M ⁇ S transistor (second conductivity type transistor) P (Pl to Pm), first real power line VDDI, second real power line VDDE, virtual power line VDDV (VDDVl to VDDVm) and ground line VSS have.
  • the power control circuits CTL2 to CTLm, the block BLK2 to BLKm, the nMOS transistors N2 to Nm, the MOS transistors P2 to Pm, and the virtual power lines VDDV2 to VDDVm are respectively provided by the power control circuit CTL1, the circuit block BLK1, n MOS Tran It has the same configuration as the transistor Nl, the pMOS transistor PI, and the virtual power supply line VDDV1, and the basic operation is the same. For this reason, only the power control circuit CTL1, the circuit block BLK1, the nMOS transistor Nl, the pMOS transistor PI, and the virtual power line VDDV1 will be described in detail.
  • the step-down circuit VSDC steps down the high power supply voltage VDDE (3 V) supplied to the second real power supply line V.DDE via the external power supply terminal EPP, and supplies the first real power supply as the power supply voltage VDDI (1.5 V). Supply line VDDI.
  • the circuit block control circuit CPU outputs a circuit block control signal BC1 activated for operating the circuit block BLK1 to the power supply control circuit CTL1 and the circuit block BLK1.
  • the circuit block control signal BC1 changes from the ground voltage VSS (0 V) to the power supply voltage VDDI when activated.
  • the circuit block control signal BC1 changes from the power supply voltage VDDI to the ground voltage VSS due to inactivation. .
  • the circuit block BLK1 is a CMOS circuit composed of MS transistors having a low threshold (I 0.3 V I).
  • the circuit block BLK1 starts operation in synchronization with the activation (rising edge) of the circuit block control signal BC1, and operates in synchronization with the inactivation (falling edge) of the circuit block control signal. Stop
  • the nMOS transistor N1 and the pMOS transistor P1 are connected in series between the first real power supply line VDDI and the virtual power supply line VDDV1 connected to the power supply terminal BPP1 of the circuit block BLK1.
  • the nMOS transistor N1 has a high threshold (0.6 V).
  • the drain and back gate of the nMOS transistor Nl are connected to the first real power supply line VDDI and the ground line VSS, respectively.
  • the pM0S transistor P1 has a low threshold value (-0.3 V).
  • the drain and back gate of the pMOS transistor P1 are connected to the virtual power line VDDV1 and the first real power line VDDI, respectively.
  • the sources of the nMOS transistor N1 and the pM ⁇ S transistor P1 are connected to each other.
  • a pMOS transistor P1 having a low threshold is connected in series to an nMOS transistor N1 having a high threshold.
  • the power supply control circuit CTL1 outputs the first transistor control signal TCN1 and the second transistor control signal TCP1 to the gates of the nMOS transistor N1 and the pMOS transistor P1, respectively.
  • the power supply control circuit CTL1 changes the first transistor control signal TCN1 from the ground voltage VSS to the high power supply voltage VDDE in synchronization with the activation (rising edge) of the circuit block control signal BC1 and the second transistor control signal TCP1. From the power supply voltage VDDI to the ground voltage VSS.
  • the power supply control circuit CTL1 changes the first transistor control signal TCN1 from the high power supply voltage VDDE to the ground voltage VSS in synchronization with the inactivation (falling edge) of the circuit block control signal BC1, and Change the transistor control signal TCP1 from the ground voltage VSS to the power supply voltage VDDI.
  • the power supply control circuit CTL1 turns on the nMOS transistor N1 and the pMOS transistor PI during the operation of the circuit block BLK1 (active period), and turns on the non-operation of the circuit block BLK1 (standby period). Turn off. Therefore, the supply of the power supply voltage to the circuit block BLK1 is controlled in conjunction with the operation of the circuit block BLK1. Also, during the operation of the circuit block BLK1, the first transistor control signal TCN1 fixed to the high power supply voltage VDDE is applied to the gate of the nMOS transistor N1, so that the ON resistance of the nMOS transistor N1 decreases and the power supply The rise in resistance is suppressed.
  • FIG. 2 shows details of the power supply control circuit CTL1 of FIG.
  • the power supply control circuit CTL1 is composed of an inverter circuit INV1 to INV4 and a level conversion circuit LC.
  • the receiver circuit INV1 is composed of a MOS transistor CP1 and an nMOS transistor CN1.
  • the circuit INV1 inverts the circuit block control signal BC1 output from the circuit block control circuit CPU (FIG. 1) and outputs it as an internal signal / BC1.
  • the circuit INV2 is composed of a pM ⁇ S transistor CP2 and an nM ⁇ S transistor CN2.
  • the inverter circuit INV2 inverts the internal signal / BC1 and outputs it as the internal signal / TCP1.
  • the inverter circuit INV3 is connected to the pM ⁇ S transistor CP3 and the nMOS transistor. It consists of CN3.
  • the inverter circuit INV3 inverts the internal signal / TCP1 and outputs it as the second transistor control signal TCP1 to the gate of the pM ⁇ S transistor P1 (FIG. 1). As a result, the pM PS transistor P1 is turned on while the circuit block BLK1 is operating, and is turned off while the circuit block BLK1 is not operating.
  • the level conversion circuit LC converts the high level voltage of the internal signal / BC1 from the power supply voltage VDDI to the high power supply voltage VDDE and outputs it as the internal signal / TCN1.
  • the circuit INV4 is composed of a pMOS transistor CP3 and an nMOS transistor CN4.
  • the circuit INV4 inverts the internal signal / TCN1 and outputs the inverted signal to the gate of the nMOS transistor N1 (FIG. 1) as the first transistor control signal TCN1.
  • the nMOS transistor N1 is turned on during the operation of the circuit block BLK1, and is turned off during the non-operation of the circuit block BLK1.
  • the nMOS transistor N1 and the pMOS transistor P1 are turned off, but the voltage (source voltage) at the connection node of the nMOS transistor N1 and pMOS transistor P1 is The voltage gradually becomes an intermediate voltage between the power supply voltage VDDI and the ground voltage VSS.
  • the gate voltages of the nMOS transistor N1 and the pMOS transistor PI at this time are the ground voltage VSS and the power supply voltage VDDI, respectively.
  • the gate-source voltage of the nMOS transistor N1 at this time is a negative voltage.
  • the gate-source voltage of the pMOS transistor PI becomes a positive voltage.
  • the nMOS transistor N1 and the pMOS transistor P1 are reliably turned off without providing a special negative voltage source, and the subthreshold current is suppressed.
  • the voltage (source voltage) at the connection node between the nM ⁇ S transistor N1 and the pMOS transistor P1 gradually becomes an intermediate voltage between the power supply voltage and the ground voltage.
  • the back gate voltage of the nM ⁇ S transistor N1 becomes lower than the source voltage.
  • the backgate voltage of the pMOS transistor P1 becomes higher than the source voltage. Therefore, the threshold voltages of the nMOS transistor N1 and the pMOS transistor P1 are increased without providing a special negative voltage supply source. This As a result, the sub-threshold currents of the nM ⁇ S transistor Nl and the pMOS transistor PI are further suppressed.
  • the power supply control circuits CTL2 to CTLm, the circuit blocks BLK2 to BLKm, the nMOS transistors N2 to Nm, the pMOS transistors P2 to Pm, and the virtual power supply lines VDDV2 to VDDVm are respectively provided by the power supply control circuit CTL1 and the circuit block BLK1.
  • NMOS transistor Nl, pMOS transistor PI and virtual power supply line VDDV1 and the basic operation is the same.
  • the power supply voltage VDDI is supplied only to the circuit block BLK corresponding to the activated circuit block control signal BC.
  • FIG. 3 shows a portion of the cross-sectional structure of FIG.
  • an n-type NW is formed by introducing an n-type impurity
  • a p-type PW is formed by introducing a p-type impurity.
  • the source and drain (both N + layers) of the nMOS transistor are formed by introducing n-type impurities into the p-type PW.
  • the back gate (P + layer) of the nMOS transistor is formed by introducing a p-type impurity into the p-type PW.
  • the source and drain (both P + layers) of the pMOS transistor are formed by introducing p-type impurities into the n-type NW.
  • the back gate (N + layer) of the pMOS transistor is formed by introducing n-type impurities into n-level PW.
  • the gates (black squares in the figure) of the nM ⁇ S and pMOS transistors are formed on the channel region between the source and drain via an oxide film (not shown).
  • the back gate of the nMOS transistor N1 is connected to the common ground line VSS, similar to the nMOS transistor CN3, CN4, and BN1. Therefore, there is no need to electrically cut off the back gate of the nMOS transistor N1 and the back gates of the nMOS transistors CN3, CN4, and BN1. Therefore, the semiconductor integrated circuit 10 It is realized with a simple twin-well structure.
  • FIG. 4 shows an example (first comparative example) in which only the nMOS transistors N (N1 to Nm) are arranged between the first real power supply line VDDI and the virtual power supply line VDDV (VDDVl-VDDVm).
  • FIG. 5 shows a part of the cross-sectional structure of FIG.
  • Fig. 6 shows an example in which only pMOS transistors Pb (Plb to Pmb) having a high threshold (0.5 V) are placed between the first real power supply line VDDI and the virtual power supply line VDDV (VDDVl-VDDVm). (Second comparative example) is shown.
  • FIG. 7 shows a part of the cross-sectional structure of FIG. FIG.
  • FIG. 8 shows an example (third comparative example) in which a negative voltage is applied to the back gate of the nMOS transistor N (N1 to Nm) in FIG.
  • FIG. 9 shows a part of the cross-sectional structure of FIG.
  • the same elements as those described in FIGS. 1 to 3 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the circuits shown in FIGS. 4, 5, 8 and 9 are not yet known.
  • FIG. 4 when the nMOS transistor N1 is turned off, the source voltage of the nMOS transistor N1 gradually becomes equal to the ground voltage VSS due to the small leakage current of the circuit block BLK1.
  • the back gate of the nM ⁇ S transistor N1 is connected to the negative voltage supply line VSSA.
  • the backgate of the nMOS transistor N1 and the backgate of the nMOS transistors CN4 and BN1 must be electrically disconnected. Therefore, the semiconductor integrated circuit 10c needs a triple-well structure for separating the p-well PW of the nMOS transistor N1 from the substrate PSUB. As a result, product costs increase.
  • FIG. 10 shows the main performances of the semiconductor integrated circuit 10 of the present invention and the semiconductor integrated circuits 10a, 10b, and 10c shown in FIGS.
  • the ON current (or OFF current) is the current value (simulation) when the MOS transistor placed between the first real power line VDDI and the virtual power line VDDV is turned on (or off).
  • the ON current and the OFF current indicate relative values when the worst value of the first comparative example is set to 1.
  • the transistor sizes (channel length and channel width) of the MOS transistors arranged between the first real power supply line VDDI and the virtual power supply line VDDV are all the same.
  • the semiconductor integrated circuit 10 of the present invention using a pMOS transistor as a switching element arranged between the first real power supply line VDDI and the virtual power supply line VDDV is compared with a second comparison.
  • the semiconductor integrated circuit 10 of the present invention can double the on-current as compared with the semiconductor integrated circuit 10Ob of the second comparative example. That is, it is possible to minimize the increase in the on-resistance of the MOS transistor disposed between the first real power supply line VDDI and the virtual power supply line VDDV.
  • the semiconductor integrated circuit 10 of the present invention significantly reduces the off-state current (sub-threshold current) as compared with the semiconductor integrated circuits 10a, 10b, and 10c of the first to third comparative examples. it can. In other words, the power consumption of the semiconductor integrated circuit 10 during the standby period can be significantly reduced. Wear.
  • the semiconductor integrated circuit 10 of the present invention can be realized with a simple paging concept and does not require a negative voltage supply source, so that an increase in product cost can be minimized.
  • the present embodiment has the following advantages.
  • the power consumption of the semiconductor integrated circuit 10 during the standby period can be reduced.
  • the pMOS transistor P having a low threshold value in series to the nMOS transistor N having a high threshold value the on-resistance of the nMOS transistor N and the pMOS transistor P is minimized, and The off-resistance can be increased. For this reason, the subthreshold currents of the nMOS transistor N and the pM ⁇ S transistor P can be further suppressed. As a result, the power consumption of the semiconductor integrated circuit 10 during the standby period can be further reduced.
  • the source voltage of the nMOS transistor N and the pM ⁇ S transistor P gradually becomes an intermediate voltage between the power supply voltage and the ground voltage.
  • the gate-source voltage of the transistor P can be a negative voltage and a positive voltage, respectively. Therefore, the nM0S transistor N and the pM MS transistor P can be reliably turned off without preparing a special negative voltage supply source, and the subthreshold current can be suppressed. As a result, the power consumption of the semiconductor integrated circuit 10 during the standby period can be reduced without increasing the product cost.
  • the first transistor control signal TCN fixed to the high power supply voltage VDDE is applied to the gate of the nMOS transistor N, so that the first real power supply line VDDI and the virtual power supply line VDDV Even if the nMOS transistor N is added to the switch circuit arranged between them, the rise in power supply resistance can be minimized.
  • the conduction of the nMOS transistor N and the pMOS transistor P can be controlled in conjunction with the operation of the circuit block BLK. That is, the supply of the power supply voltage VDDI to the circuit block BLK can be controlled according to the operation of the circuit block BLK.
  • the level conversion circuit LC the high level voltage of the first transistor control signal TCN can be easily converted to the high power supply voltage VDDE.
  • step-down circuit VSDC By providing the step-down circuit VSDC, there is no need to prepare two types of voltage supply sources. Therefore, an increase in product cost due to the formation of an external power supply terminal for supplying the power supply voltage VDDI can be suppressed.
  • the source voltage of the nMOS transistor N and the pMOS transistor P gradually becomes the intermediate voltage between the power supply voltage and the ground voltage, so the back gate voltage of the nMOS transistor N is changed to the ground voltage.
  • the back gate voltage of the nM ⁇ ⁇ S transistor N can be made lower than the source voltage.
  • the backgate voltage of the pMOS transistor P can be made higher than the source voltage only by setting the backgate voltage of the pMOS transistor P to the power supply voltage VDDI.
  • the subthreshold current of the nMOS transistor N and the pMOS transistor P can be further suppressed without preparing a special negative voltage supply source. Therefore, power consumption during the standby period of the semiconductor integrated circuit 10 can be further reduced without increasing the product cost.
  • the back gate of the nMOS transistor N can be connected to the ground line like other nMOS transistors. Therefore, the back gates of all the nMOS transistors included in the semiconductor integrated circuit 10 can be commonly grounded. Therefore, there is no need to electrically cut off the back gate of the nMOS 1 and the run gate N and the other back gates of the nMOS transistor. As a result, the power consumption of the semiconductor integrated circuit 10 during the standby period can be reduced without complicating the device structure (gauge structure).
  • circuit block control signals BC BCl to BCm
  • BLl-BLKm a signal supplied via an external signal terminal for externally controlling the operation of the circuit block BLK
  • BC BCl to BCm
  • the subthreshold current of the first and second conductivity type transistors can be suppressed. Therefore, power consumption of the semiconductor integrated circuit during the standby period can be further reduced.
  • the gate-source voltage of the nMOS transistor can be set to a negative voltage
  • the nMOS transistor can be reliably turned off without preparing a special negative voltage supply source, and The threshold current can be suppressed. Therefore, power consumption during the standby period of the semiconductor integrated circuit can be reduced without increasing the product cost.
  • the high power supply voltage is applied to the gate of the nMOS transistor, even if the nMOS transistor is added to the switch circuit arranged between the first real power supply line and the virtual power supply line.
  • the power supply resistance rise can be minimized.
  • the supply of the power supply voltage to the circuit block can be controlled according to the operation of the circuit block.
  • the high level voltage of the first transistor control signal can be easily converted to the high power supply voltage by the level conversion circuit.
  • the provision of the step-down circuit eliminates the need to prepare two types of voltage supply sources. Therefore, an increase in product cost due to the formation of an external power supply terminal for supplying a power supply voltage can be suppressed.
  • the back gate voltage of the nMOS transistor can be lower than the source voltage and the back gate voltage of the pMOS transistor can be higher than the source voltage while the circuit block is not operating.
  • the subthreshold current of the n and pMOS transistors can be further suppressed without providing a special negative voltage supply. Therefore, power consumption during the standby period of the semiconductor integrated circuit can be further reduced without increasing the product cost.
  • the back gate of the nMOS transistor placed between the first real power line and the virtual power line is connected to a common ground line like other nMOS transistors. it can. For this reason, the battery of the nM OS transistor and the other battery of the nM S transistor arranged between the first real power supply line and the virtual power supply line are electrically disconnected. Eliminates the need. As a result, it is possible to reduce the power consumption of the semiconductor integrated circuit during the standby period without complicating the device structure (pell structure).

Abstract

高閾値を有する第１導電型トランジスタおよび低閾値を有する第２導電型トランジスタは、電源電圧が供給される第１実電源線と、低閾値を有するトランジスタで構成される回路ブロックの電源端子に接続される仮想電源線との間に直列に接続されている。第１および第２導電型トランジスタは、互いに逆の極性を有している。電源制御回路は、第１および第２導電型トランジスタを、回路ブロックの動作中にオンさせるとともに、回路ブロックの非動作中にオフさせる。高閾値を有する第１導電型トランジスタに低閾値を有する第２導電型トランジスタを直列に接続することで、第１および第２導電型トランジスタのオン抵抗の増加を最小限にするとともに、オフ抵抗を増加させることができる。このため、第１および第２導電型トランジスタのサブスレッショルド電流を抑制できる。この結果、半導体集積回路のスタンバイ期間の消費電力を削減できる。

Description

明細書 半導体集積回路 ^
本発明は、 低閾値を有するトランジスタで構成され、 非動作中に電源電圧の供 給が遮断される回路プロックを有する半導体集積回路に関する。 背景技術
半導体の素子構造の微細化に伴い、 半導体集積回路に供給される電源電圧は、 年々低くなつている。 電源電圧が低くなり、 電源電圧とトランジスタの閾値電圧 との差が小さくなると、トランジスタはオンしにく くなり、動作速度が低下する o これを防ぐために、 トランジスタの閾値電圧は、 電源電圧とともに低くなる傾向 にある。
さらに、 トランジスタの微細化に伴い、 トランジスタの非動作時のリーク電流 (サブスレツショルド電流） は、 大きくなる傾向にある。 サブスレヅショルド電 流の増加は、 半導体集積回路のスタンバイ期間における消費電力を増加させる。 従って、 バッテリーを使用する携帯機器では、 消費電力の増加は深刻な問題であ る。
近時、 サブスレツショルド電流を削減するため、 MT CMO S (マルチ閾値電 圧 CMOS ： Multi-Threshold voltage CMOS) と称する技術が開発されている。 こ の種の技術は、 例えば、 特開平 5 - 2 10976号公報、 特開平 7 -2122 1 7号公報などに開示されている。 MT CMO S技術では、 高速動作が必要な回路 ブロック内のトランジスタの閾値電圧を低く設定するとともに、 回路プロックの 電源端子を閾値電圧の高いスィッチトランジスタを介して電源線に接続する。 そ して、 スイッチトランジスタを、 回路ブロックの動作中にオンし、 回路プロック の非動作中にオフすることで、 スタンバイ期間の消費電力が削減される。
しかしながら、 半導体の素子構造の微細化に伴い、 半導体集積回路の集積度が 高くなると、 スイッチトランジスタのサブスレヅショルド電流により、 MT CM O S技術を採用した場合でも、 消費電力が十分に削減されなくなってしまう。 従 つて、 スィツチトランジスタのサブスレヅショルド電流をさらに抑制する必要が ある。
以下に、 本発明に関連する先行技術文献を列記する。
(特許文献）
( 1 ) 特開平 5— 2 1 0 9 7 6号公報
( 2 ) 特開平 7— 2 1 2 2 1 7号公報 の^
本発明の目的は、 半導体集積回路のスタンバイ期間の消費電力を削減すること にある。 特に、 デバイス構造を複雑にすることなく、 半導体集積回路のス夕ンバ ィ期間の消費電力を削減することにある。 また、 製品コストを増大させることな く、 半導体集積回路のスタンバイ期間の消費電力を削減することにある。 . 本発明の半導体集積回路の一形態では、 半導体集積回路は、 低閾値を有するト ランジス夕で構成される回路プロックを有している。 高閾値を有する第 1導電型 トランジスタおよび低閾値を有する第 2導電型トランジスタは、 電源電圧が供給 される第 1実電源線と回路ブロックの電源端子に接続される仮想電源線との間に 直列に接続されている。 第 1および第 2導電型トランジスタは、 互いに逆の極性 を有している。 電源制御回路は、 第 1および第 2導電型トランジスタを、 回路プ ロックの動作中にオンさせるとともに、 回路プロックの非.動作中にオフさせる。 第 1および第 2導電型トランジスタは、 回路プロヅクの非動作中にオフするた め、 回路ブロックへの電源電圧の供給が遮断される。 このため、 半導体集積回路 のスタンバイ期間の消費電力が削減できる。 また、 高閾値を有する第 1導電型ト ランジス夕に低閾値を有する第 2導電型トランジスタを直列に接続することで、 第 1および第 2導電型トランジスタのオン抵抗の増加を最小限にするとともに、 オフ抵抗を増加させることができる。 このため、 第 1および第 2導電型トランジ ス夕のサブスレツショルド電流をさらに抑制できる。 この結果、 半導体集積回路 のスタンバイ期間の消費電力をさらに削減できる。
本発明の半導体集積回路の別の一形態では、 第 1および第 2導電型トランジス 夕 は、 それぞれ n M〇 Sおよび p M O S ト ラ ンジスタ （ M O S : Metal-Oxide-Semiconductor) である。 電源制御回路は、 第 1および第 2 トランジ ス夕制御信号を、 nMO Sおよび pMO S トランジスタのゲートにそれぞれ印加 する。 第 1トランジスタ制御信号は、 回路プロックの動作中に高電源電圧に固定 されるとともに、 回路ブロックの非動作中に接地電圧に固定される。 高電源電圧 は、 電源電圧より高く、 第 2実電源線に供給されている。 第 2トランジスタ制御 信号は、 回路ブロックの動作中に接地電圧に固定されるとともに、 回路ブロック の非動作中に電源電圧に固定される。
回路ブロックの非動作中に、 nMO Sおよび pMO Sトランジスタはオフする が、 nMO Sおよび pMO Sトランジスタの接続ノードの電圧（ソース電圧）は、 微少なリーク電流により、徐々に電源電圧と接地電圧との中間電圧となる。一方、 このときの nMOSおよび pMOS 1、ランジス夕のゲート電圧は、 それぞれ接地 電圧および電源電圧である。 このため、 このときの nMO Sおよび pMOS トラ ンジス夕のゲート · ソース間電圧は、 それぞれ負電圧および正電圧にできる。 こ の結果、 特別な負電圧の供給源を用意することなく、 nMOSおよび pMOS ト ランジス夕を確実にオフでき、 サブスレツショルド電流を抑制できる。 従って、 製品コストを増大させることなく、 半導体集積回路のスタンバイ期間の消費電力 を削減できる。
また、 回路プロックの動作中に、 高電源電圧に固定された第 1トランジスタ制 御信号が nMOSトランジスタのゲートに印加されるた.め、 第 1実電源線と仮想 電源線との間に配置して構成されるスィツチ回路に nMO Sトランジスタを付加 しても、 電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路の別の一形態では、 電源制御回路は、 回路ブロックを 動作させるために活性化される回路プロック制御信号の活性化に応答して、 第 1 トランジスタ制御信号を接地電圧から高電源電圧に変化させるとともに、 第 2ト ランジス夕制御信号を電源電圧から接地電圧に変化させる。 電源制御回路は、 回 路ブロック制御信号の非活性化に応答して、 第 1 トランジスタ制御信号を高電源 電圧から接地電圧に変化させるとともに、 第 2トランジスタ制御信号を接地電圧 から電源電圧に変化させる。 回路ブロック制御信号を利用することで、 回路ブロックの動作に連動して、 n MO Sおよび pMO S トランジスタの導通を制御できる。 すなわち、 回路ブロヅ クの動作に応じて、 回路プロックへの電源電圧の供給を制御できる。
本発明の半導体集積回路の別の一形態では、電源制御回路のレベル変換回路は、 高論理レベルに対応する出力電圧を電源電圧から高電源電圧に変換する。
レベル変換回路を設けることで、 第 1 トランジスタ制御信号の.高レベル電圧を 容易に高電源電圧に変換できる。
本発明の半導体集積回路の別の一形態では、 降圧回路は、 外部電源端子を介し て第 2実電源線に供給される高電源電圧を降圧し、 電源電圧として第 1実電源線 に供給する。 . . 降圧回路を設けることで、 二種類の電圧供給源を用意する必要がない。 このた め、 電源電圧を供給する外部電源端子の形成などによる製品コストの増大を抑制 できる。
本発明の半導体集積回路の別の一形態では、 nおよび pMO S トランジスタの バックゲートは、 それぞれ接地線および第 1実電源線に接続されている。
回路ブロックの非動作中に、 nMO Sおよび pMO S トランジスタのソース電 圧は、 徐々に電源電圧と接地電圧の中間電圧となる。 このため、 nMO S トラン ジス夕のバックゲート電圧 （基板電圧） を接地電圧にするだけで、 nMO S トラ ンジス夕のバックゲート電圧をソース電圧より低くできる。 また、 pMO S トラ ンジス夕のバヅクゲート電圧を電源電圧にするだけで、 pMO S トランジスタの バックゲート電圧をソース電圧より高くできる。 この結果、. 特別な負電圧の供給 源を用意することなく、 nMO Sおよび pMO S トランジスタのサブスレヅショ ルド電流をさらに抑制できる。 従って、 製品コストを増大させることなく、 半導 体集積回路のスタンバイ期間の消費電力をさらに削減できる。
前述のように、 第 1実電源線と仮想電源線との間に配置される nMO S トラン ジス夕のバックゲートは、 その他の nMO S トランジスタと同様に、 接地線に接 続できる。 このため、 半導体集積回路に構成されるすべての nMO S トランジス 夕のバックゲートを共通に接地することが可能になる。 従って、 第 1実電源線と 仮想電源線との間に配置される nMO S トランジスタのバックゲートとその他の n M O Sトランジスタのバックゲー卜とを電気的に遮断する必要がなくなる。 こ の結果、 デバイス構造 （ゥヱル構造） を複雑にすることなく、 半導体集積回路の スタンバイ期間の消費電力を削減できる。 団而の簡 な .日
図 1は、 本発明の半導体集積回路の一実施形態を示す説明図である。
図 2は、 図 1の電源制御回路の詳細を示す説明図である。
図 3は、 図 1の断面構造の一部を示す説明図である。
図 4は、 第 1の比較例を示す説明図である。
図 5は、 図 4の断面構造の一部を示す説明図である。
図 6は、 第 2の比較例を示す説明図である。
図 7は、 図 6の断面構造の一部を示す説明図である。
図 8は、 第 3の比較例を示す説明図である。
図 9は、 図 8の断面構造の一部を示す説明図である。
図 1 0は、 本発明の半導体集積回路および比較例の半導体集積回路の主要な性 能を示す説明図である。 日]≡1 » 施.する めの 自の开 ^
以下、 図面を用いて本発明の実施形態を説明する。
図 1は、本発明の半導体集積回路の一実施形態を示している。以下の説明では、 電源線に供給される電圧には、 電源線と同一の符号を使用する。
半導体集積回路 1 0は、 降圧回路 VSDC、 回路プロック制御回路 CPU、 電源制 御回路 CTL (CTLl〜CTLm) 、 回路プロック BLK (BLKl〜BLKm) 、 n M O S トランジスタ （第 1導電型トランジスタ） N (Nl〜Nm)、 p M〇Sトランジスタ (第 2導電型トランジスタ） P (Pl〜Pm) 、 第 1実電源線 VDDI、 第 2実電源線 VDDE、仮想電源線 VDDV (VDDVl〜VDDVm)および接地線 VSSを有している。 なお、 電源制御回路 CTL2〜CTLm、 回 ^ブロック BLK2〜BLKm、 n M O S トラ ンジス夕 N2〜Nm、 M O Sトランジスタ P2〜Pmおよび仮想電源線 VDDV2〜 VDDVmは、 それぞれ電源制御回路 CTL1、 回路プロヅク BLK1、 n M O S トラン ジス夕 Nl、 pMO S トランジスタ PIおよび仮想電源線 VDDV1 と同様に構成さ れており、 基本動作も同一である。 このため、 電源制御回路 CTL1、 回路ブロヅ ク BLK1、 nMO S トランジスタ Nl、 pMO S トランジスタ PIおよび仮想電源 線 VDDV1についてのみ詳細を説明する。
降圧回路 VSDCは、 外部電源端子 EPPを介して第 2実電源線 V.DDEに供給さ れる高電源電圧 VDDE (3 V) を降圧し、 電源電圧 VDDI ( 1. 5 V) として第 1実電源線 VDDIに供給する。
回路プロック制御回路 CPUは、回路プロック BLK1を動作させるために活性化 される回路ブロック制御信号 BC1 を、 電源制御回路 CTL1 および回路ブロック BLK1に出力する。 回路プロヅク制御信号 BC1は、 活性化により、 接地電圧 VSS (0 V) から電源電圧 VDDIに変化する。 回路プ ヅク制御信号 BC1は、 非活性 化により、 電源電圧 VDDIから接地電圧 VSSに変化する。 .
回路プロヅク BLK1は、 低閾値 ( I 0. 3 V I ) を有する M〇 S トランジスタ で構成された CMO S回路である。 回路プロヅク BLK1は、 回路ブロック制御信 号 BC1の活性化 （立ち上がりエッジ） に同期して、 動作を開始するとともに、 回 路プロック制御信号の非活性化 (立ち下がりエッジ) に同期して、 動作を停止す る
nMO S トランジスタ N1 および pMO S トランジスタ P1 は、 第 1実電源線 VDDIと、 回路プロヅク BLK1の電源端子 BPP1に接続される仮想電源線 VDDV1 との間に直列に接続されている。 nMO S トランジスタ N1 は、 高閾値 (0. 6 V)を有している。 nMO S トランジスタ Nlのドレインおよびバックゲ一トは、 それぞれ第 1実電源線 VDDIおよび接地線 VSSに接続されている。 p M 0 S トラ ンジス夕 P1は、 低閾値 (― 0. 3 V) を有している。 pMO S トランジスタ P1 のドレインおよびバックゲ一トは、 それぞれ仮想電源線 VDDV1および第 1実電 源線 VDDIに接続されている。 また、 nMO S トランジスタ N1および pM〇 S トランジスタ P1 のソースは、 相互に接続されている。 本発明の半導体集積回路 1 0では、 従来のように高閾値を有する pMO S トランジスタを配置するのでは なく、 高閾値を有する nMO S トランジスタ N1 に低閾値を有する pMO S トラ ンジス夕 P1を直列に接続することで、 nMO S トランジスタ N1および pMO S トランジスタ PIのォン抵抗の増加が抑制されるとともに、オフ抵抗が増加する。 電源制御回路 CTL1は、 第 1 トランジスタ制御信号 TCN1および第 2 トランジ ス夕制御信号 TCP1 を、 それぞれ n M O S トランジスタ N1および p M O S.トラ ンジス夕 P1のゲ一トに出力する。電源制御回路 CTL1は、 回路プロック制御信号 BC1の活性化（立ち上がりエッジ）に同期して、第 1 トランジスタ制御信号 TCN1 を接地電圧 VSSから高電源電圧 VDDE に変化させるとともに、 第 2 トランジス 夕制御信号 TCP1を電源電圧 VDDIから接地電圧 VSSに変化させる。.電源制御回 路 CTL1は、 回路プロヅク制御信号 BC1の非活性化 （立ち下がりエツジ） に同期 して、 第 1 トランジス夕制御信号 TCN1 を高電源電圧 VDDEから接地電圧 VSS に変化させるとともに、 第 2 トランジスタ制御信号 TCP1を接地電圧 VSSから電 源電圧 VDDIに変化させる。 すなわち、 電源制御回路 CTL1は、 n M O S トラン ジス夕 N1および p M O S トランジスタ PIを、 回路プロック BLK1の動作中 (ァ クティプ期間) にオンさせるとともに、 回路プロック BLK1の非動作中 (スタン バイ期間） にオフさせる。 このため、 回路ブロック BLK1の動作に連動して、 回 路プロック BLK1への電源電圧の供給が制御される。 また、 .回路プロック BLK1 の動作中に、高電源電圧 VDDEに固定された第 1 トランジスタ制御信号 TCN1が n M O S トランジスタ N1のゲートに印加されるため、 n M O S トランジスタ N1 のォン抵抗が下がり、 電源抵抗の上昇が抑制される。
図 2は、 図 1の電源制御回路 CTL1の詳細を示している。
電源制御回路 CTL1は、ィンバ一夕回路 INV1〜爾 4およびレベル変換回路 LC から構成されている。
ィンバ一夕回路 INV1は、 M O S トランジス夕 CP1および n M O S トランジ ス夕 CN1から構成されている。 ィンバ一夕回路 INV1は、 回路プロック制御回路 CPU (図 1 ) から出力される回路ブロック制御信号 BC1を反転し、 内部信号/ BC1 として出力する。
ィンバ一夕回路 INV2は、 p M〇 S トランジスタ CP2および n M〇 S トランジ ス夕 CN2から構成されている。インバー夕回路 INV2は、内部信号/ BC1を反転し、 内部信号/ TCP1 として出力する。
ィンバ一夕回路 INV3は、 p M〇 S トランジス夕 CP3および n M O S トランジ ス夕 CN3から構成されている。 インバ一夕回路 INV3は、 内部信号/ TCP1を反転 し、 第 2 トランジスタ制御信号 TCP1として pM〇 Sトランジスタ P1 (図 1 ) の ゲートに出力する。これにより、 pM〇 Sトランジスタ P1は、回路プロック BLK1 の動作中にオンするとともに、 回路プロヅク BLK1の非動作中にオフする。
レベル変換回路 LCは、 内部信号/ BC1の高レベル電圧を電源電圧 VDDIから高 電源電圧 VDDEに変換し、 内部信号/ TCN1として出力す.る。
ィンバ一夕回路 INV4は、 pMO Sトランジスタ CP3および nMO S トランジ ス夕 CN4から構成されている。 ィンバ一夕回路 INV4は、 内部信号/ TCN1を反転 し、 第 1 トランジスタ制御信号 TCN1として nMO Sトランジスタ N1 (図 1 )の ゲートに出力する。これにより、 nMO S トランジスタ N1は、回路プロヅク BLK1 の動作中にオンするとともに、 回路プロック BLK1の非動作中にオフする。
回路ブロック BLK1の非動作中に、 nMO S トランジスタ N1および pMOS トランジスタ P1はオフするが、 nMO Sトランジスタ N1および pMO S卜ラン ジス夕 P1の接続ノードの電圧 (ソース電圧) は、 微少なリーク電流により、 徐々 に電源電圧 VDDIと接地電圧 VSSとの中間電圧となる。一方、 このときの nMO Sトランジスタ N1および pMO S トランジスタ PIのゲート電圧は、 それぞれ接 地電圧 VSSおよび電源電圧 VDDIである。 このため、 このときの nMO S卜ラン ジス夕 N1のゲート · ソース間電圧は、 負電圧となる。 また、 このときの pMO sトランジスタ PI のゲート · ソース間電圧は、 正電圧となる。 この結果、 特別 な負電圧の供給源を設けることなく、 nMO S トランジスタ N1および pMOS トランジスタ P1は確実にオフし、 サブスレツショルド電流が抑制される。
また、 回路プロヅク BLK1の非動作中に、 nM〇 Sトランジスタ N1および p MO Sトランジスタ P1 の接続ノードの電圧 （ソース電圧） は、 徐々に電源電圧 と接地電圧との中間電圧となるため、 nMOS トランジスタ N1のバヅクゲート を接地するだけで、 nM〇S トランジスタ N1のバヅクゲート電圧はソース電圧 より低くなる。 また、 pMO Sトランジスタ P1 のバックゲートを第 1実電源線 VDDIに接続するだけで、 pMOSトランジスタ P1のバックゲ一ト電圧はソース 電圧より高くなる。 このため、 特別な負電圧の供給源を設けることなく、 nMO Sトランジスタ N1および pMOSトランジスタ P1の閾値電圧が高くなる。この 結果、 nM〇 S トランジスタ Nlおよび pMO Sトランジスタ PIのサブスレヅシ ョルド電流がさらに抑制される。
前述した'ように、 電源制御回路 CTL2〜CTLm、 回路ブロック BLK2〜BLKm、 nMO S トランジスタ N2〜Nm、 pMO S トランジスタ P2〜Pmおよび仮想電源 線 VDDV2〜VDDVmは、 それぞれ電源制御回路 CTL1、 回路ブロック BLK1、 n MO S トランジスタ Nl、 pMO S トランジスタ PIおよび仮想電源線 VDDV1 と 同様に構成されており、 基本動作も同一である。 このた.め、 半導体集積回路 1 0 では、活性化された回路プロック制御信号 BCに対応する回路プロック BLKにの み電源電圧 VDDI が供給される。 動作しない回路ブロック BLKへの電源電圧 VDDI の供給は遮断されるため、 半導体集積回路 1 0の消費電力が削減される。 前述したように nMO S トランジス夕 N1および pMO S トランジスタ PIのサブ スレツショルド電流が抑制されるため、 特に、 半導体集積回路 1 0のスタンバイ 期間.（すべての回路プロッ.ク BLKが動作しない期間）の消費電力が大幅に削減さ , 図 3は、 図 1の断面構造の一部を示している。
P形の基板 PSUBには、 n形不純物の導入により nゥエル NWが形成され、 p 形不純物の導入により pゥエル PWが形成されている。 nMO S トランジスタの ソースおよびドレイン（共に N+層） は、 pゥヱル PWに n形不純物を導入して形 成されている。 nMO S トランジスタのバックゲート (P+層) は、 pゥエル PW に p形不純物を導入して形成されている。 pMO S トランジスタのソースおよび ドレイン（共に P+層）は、 nゥエル NWに p形不純物を導入して形成されている。 pMO S トランジスタのバックゲート (N+層) は、 nゥヱル PWに n形不純物を 導入して形成されている。 nM〇 Sおよび pMO S トランジスタのゲート （図中 の黒四角） は、 ソースとドレインとの間のチャネル領域上に、 酸化膜（図示せず） を介して形成されている。
nMO S トランジス夕 N1のバックゲートは、 nMO S トランジス夕 CN3、CN4、 BN1と同様に、 共通の接地線 VSSに接続されている。 このため、 nMO S トラン ジス夕 N1のバックゲートと nMO S トランジスタ CN3、 CN4、 BN1のバヅクゲ 一トとを電気的に遮断する必要がなくなる。 このため、 半導体集積回路 1 0は、 簡易なツインゥエル構造で実現されている。
次に、 本発明者が本発明をする前に検討した回路について説明する。
図 4は、 第 1実電源線 VDDIと仮想電源線 VDDV (VDDVl-VDDVm) との間 に nMOS トランジスタ N (Nl〜Nm) のみをそれぞれ配置した例 （第 1の比較 例） を示している。 図 5は、 図 4の断面構造の一部を示している。 図 6は、 第 1 実電源線 VDDIと仮想電源線 VDDV (VDDVl-VDDVm)との間に高閾値（一 0. 5 V) を有する pMO Sトランジスタ Pb (Plb〜Pmb) のみをそれぞれ配置した 例（第 2の比較例）を示している。図 7は、 図 6の断面構造の一部を示している。 図 8は、 図 4の nMO S トランジスタ N (Nl〜Nm) のバックゲートに負電圧を 印加した例 （第 3の比較例） を示している。 図 9は、 図 8,の断面構造の一部を示 している。図 1〜 3で説明した要素と同一の要素については、同一の符号を付し、 詳細な説明は省略する。 図 4、 5、 8、 9に示した回路は、 未だ公知ではない。 図 4では、 nMO Sトランジスタ N1がオフすると、 nMO Sトランジスタ N1 のソース電圧は、 回路プロヅク BLK1の微少なリーク電流により、 徐々に接地電 圧 VSSと等しくなる。 このため、 回路ブロック BLK1のスタンバイ期間中に、 Π MO S トランジスタ N1 のゲート ·ソース電圧を、 負電圧にできない。 同様に、 nMO S トランジスタ N1のバックゲートを、 ソース電圧より低くできない。 こ の結果、 nMO Sトランジスタ N1 のサブスレヅショルド電流の抑制効果は低く なる。
図 6では、 pMO S トランジスタ P1 のソース電圧は、 常に電源電圧 VDDIで あるため、 回路プロヅク BLK1のスタンバイ期間中に、 pMO S トランジスタ P1 のゲ一ト ·ソース電圧を、 正電圧にできない。 同様に、 pMO S トランジスタ P1 のバックゲートを、 ソース電圧より高くできない。 この結果、 MO S トランジ ス夕 P1のサブスレツショルド電流の抑制効果は低くなる。
図 8では、 nMO Sトランジスタ N1がオフすると、 nMO Sトランジスタ N1 のソース電圧は、 回路ブロック BLK1の微少なリーク電流により、 徐々に接地電 圧 VSSと等しくなる。 このため、 回路ブロック BLK1のスタンバイ期間中に、 n MO S トランジスタ N1のゲート 'ソ一ス電圧を、 負電圧にできない。 この結果、 n M 0 S トランジスタ N1のサブスレツショルド電流の抑制効果は低くなる。 また、 HMO S トランジスタ Nlのバックゲートは、 負電圧生成回路から供給 される負電圧の供給線 VSSAに接続されている。 このため、 nM〇 S トランジス 夕 N1のバヅクゲート電圧は、 n M 0 S トランジスタ N1がオフしたときにソース 電圧より低くなる。 しかしながら、 特別な負電圧の供給源が必要であるため、 製 品コストが増大してしまう。
図 9では、 nM〇 S トランジスタ N1のバヅクゲートは、負電圧の供給.線 VSSA に接続されている。接地線 VSSから負電圧の供給線 VSSAへの電流リークを防止 するために、 nMO S トランジスタ N1 のバックゲ一卜と nMO S トランジスタ CN4、 BN1のバックゲ一トとを電気的に遮断しなければならない。 このため、 半 導体集積回路 1 0 cは、 nMO S トランジスタ N1の pゥェル PW と基板 PSUB とを分離するトリプル.ゥエル構造を必要とする。 この結果、 製品コストが増大し Cし つ。
図 1 0は、 本発明の半導体集積回路 1 0および図 4、 図 6、 図 8に示した半導 体集積回路 1 0 a、 1 0 b、 1 0 cの主要な性能を示している。 オン電流 （また はオフ電流） は、 第 1実電源線 VDDIと仮想電源線 VDDVとの間に配置された M OS トランジスタがオン (またはオフ） したときの電流値 (シミュレーション) である。 図中では、 オン電流およびオフ電流は、 第 1の比較例のワースト値を 1 とするときの相対値を示している。第 1実電源線 VDDIと仮想電源線 VDDVとの 間に配置された MO S トランジスタのトランジスタサイズ (チャネル長およびチ ャネル幅） は、 すべて同一である。
図 1 0に示すように、第 1実電源線 VDDIと仮想電源線 VDDVとの間に配置さ れるスィツチング素子に pMO S トランジスタを使用する本発明の半導体集積回 路 1 0と、 第 2の比較例の半導体集積回路 1 0 bとを比較すると、 本発明の半導 体集積回路 1 0は、 第 2の比較例の半導体集積回路 1 O bに比べて、 オン電流を 倍増させることができる。 すなわち、 第 1実電源線 VDDIと仮想電源線 VDDVと の間に配置される M 0 S トランジス夕のオン抵抗の増加を最小限にできる。また、 本発明の半導体集積回路 1 0は、 第 1〜 3の比較例の半導体集積回路 1 0 a、 1 0 b、 1 0 cに比べて、 オフ電流 （サブスレツショルド電流） を大幅に削減でき る。 すなわち、 半導体集積回路 1 0のスタンバイ期間の消費電力を大幅に削減で きる。 さらに、 本発明の半導体集積回路 10は、 簡易なヅインゥエル構想で実現 +でき、 かつ負電圧の供給源を必要としないため、 製品コストの増加を最小限にで ぎる。
以上、 本実施形態では、 次の効果が得られる。
nMO Sトランジスタ Nおよび pMO Sトランジスタ Pは、回路プロヅク BLK の非動作中にオフするため、回路ブロック BLKへの電源電圧の供給が遮断される。 このため、半導体集積回路 10のスタンバイ期間の消費電力が削減できる。また、 高閾値を有する nMO S トランジスタ Nに低閾値を有する pMO Sトランジスタ Pを直列に接続することで、 nMO S トランジスタ Nおよび p MO Sトランジス 夕 Pのオン抵抗の増加を最小限にするとともに、 ォフ抵抗を増加させることがで きる。 このため、 nMO Sトランジスタ Nおよび pM〇 S トランジス夕 Pのサブ スレツショルド電流をさらに抑制できる。 この結果、 半導体集積回路 10のス夕 ンバイ期間の消費電力をさらに削減できる。
回路プロック Bし Kの非動作中に、 nMO S トランジスタ Nおよび pM〇 S ト ランジス夕 Pのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、 nMO Sトランジスタ Nおよび pM〇 Sトランジスタ Pのゲート ·ソース間電圧 は、 それぞれ負電圧および正電圧にできる。 このため、 特別な負電圧の供給源を 用意することなく、 n M 0 S トランジスタ Nおよび p M◦ Sトランジスタ Pを確 実にオフでき、 サブスレツショルド電流を抑制できる。 この結果、 製品コストを 増大させることなく、 半導体集積回路 1 0のスタンバイ期間の消費電力を削減で ぎる。
回路プロック BLKの動作中に、 高電源電圧 VDDEに固定された第 1 トランジ ス夕制御信号 TCNが nMO Sトランジスタ Nのゲートに印加されるため、 第 1 実電源線 VDDIと仮想電源線 VDDVとの間に配置して構成されるスィッチ回路に nMO S トランジスタ Nを付加しても、 電源抵抗の上昇を最小限にできる。
回路プロック制御信号 BCを利用することで、回路プロック BLKの動作に連動 して、 nMOSトランジスタ Nおよび pMOS トランジスタ Pの導通を制御でき る。 すなわち、 回路プロック BLKの動作に応じて、 回路ブロック BLKへの電源 電圧 VDDIの供給を制御できる。 レベル変換回路 LCを設けることで、第 1 トランジスタ制御信号 TCNの高レべ ル電圧を、 容易に高電源電圧 VDDEに変換できる。
降圧回路 VSDC を設けることで、 二種類の電圧供給源を用意する必要がない。 このため、 電源電圧 VDDIを供給する外部電源端子の形成などによる製品コスト の増大を抑制できる。
回路ブロック BLKの非動作中に、 nMO S トランジスタ Nおよび pMO S ト ランジス夕 Pのソース電圧は、徐々に電源電圧と接地電圧の中間電圧となるため、 nMO S トランジスタ Nのバックゲート電圧を接地電圧 VSSにするだけで、 n M〇 S トランジスタ Nのバックゲート電圧をソース電圧より低くできる。 また、 pMO Sトランジスタ Pのバックゲート電圧を電源電圧 VDDIにするだけで、 p • MO S トランジスタ Pのバックゲート電圧をソース電圧より高くできる。 この結 果、 特別な負電圧の供給源を用意することなく、 nMOSトランジスタ Nおよび p M 0 S 卜ランジス夕 Pのサブスレツショルド電流をさらに抑制できる。従って、 製品コストを増大させることなく、 半導体集積回路 10のスタンバイ期間の消費 電力をさらに削減できる。
nMO Sトランジスタ Nのバックゲートは、 その他の nMO Sトランジスタと 同様に、 接地線に接続できる。 このため、 半導体集積回路 10に構成されるすべ ての nMOS トランジス夕のバヅクゲートを共通に接地できる。 従って、 nMO S 1、ランジス夕 Nのバックゲートとその他の nMO Sトランジス夕のバックゲー トとを電気的に遮断する必要がなくなる。 この結果、 デバイス構造（ゥエル構造） を複雑にすることなく、 半導体集積回路 10のスタンバイ期間の消費電力を削減 できる。
なお、 前述の実施形態では、 回路ブロック制御信号 BC (BCl〜BCm) は、 回路 プロック制御回路 CPUから供給される例について述べた。本発明は、 かかる実施 形態に限定されるものではない。例えば、 回路ブロヅク BLK ( BL l-BLKm) の 動作を外部から制御するために外部信号端子を介して供給される信号を、 回路ブ ロック制御信号 BC (BCl〜BCm) として利用してもよい。
以上、 本発明について詳細に説明してきたが、 前述の実施形態およびその変形 例は発明の一例に過ぎず、 本発明はこれに限定されるものではない。 本発明を逸 脱しない範囲で変形可能であることは明らかである。 雄卜の禾 II用の τ能 'Ι'Φ
本発明の半導体集積回路では、 第 1および第 2導電型トランジスタのサブスレ ッショルド電流を抑制できる。 このため、 半導体集積回路のスタンバイ期間の消 費電力をさらに削減できる。
本発明の半導体集積回路では、 nMOSトランジスタのゲート · ソース.間電圧 を負電圧にできるため、 ·特別な負電圧の供給源を用意することなく、 nMOSト ランジス夕を確実にオフでき、 サブスレヅショルド電流を抑制できる。 従って、 製品コス トを増大させることなく、 半導体集積回路のスタンバイ期間の消費電力 を削減できる。
また、 高電源電圧が nMO Sトランジスタのゲートに印加されるため、 第 1実 電源線と仮想電源線との間に配置して構成されるスィツチ回路に nMO S卜ラン ジス夕を付加しても、 電源抵抗の上昇を最小限にできる。
本発明の半導体集積回路では、 回路ブロックの動作に応じて、 回路ブロックへ の電源電圧の供給を制御できる。
本発明の半導体集積回路では、 レベル変換回路により、 第 1トランジスタ制御 信号の高レベル電圧を容易に高電源電圧に変換できる。
本発明の半導体集積回路では、 降圧回路を設けることで、 二種類の電圧供給源 を用意する必要がない。 このため、 電源電圧を供給する外部電源端子の形成など による製品コストの増大を抑制できる。
本発明の半導体集積回路では、 回路ブロックの非動作中に、 nMOSトランジ ス夕のバックゲート電圧をソース電圧より低くでき、 pMO Sトランジス夕のバ ックゲート電圧をソース電圧より高くできる。 この結果、 特別な負電圧の供給源 を用意することなく、 nおよび pMO Sトランジスタのサブスレヅショルド電流 をさらに抑制できる。 従って、 製品コストを増大させることなく、 半導体集積回 路のスタンバイ期間の消費電力をさらに削減できる。
また、 第 1実電源線と仮想電源線との間に配置される nMO Sトランジスタの バックゲートは、 その他の nMO Sトランジスタと同様に、 共通の接地線に接続 できる。 このため、 第 1実電源線と仮想電源線との間に配置される nM O S トラ ンジス夕のバヅクゲ一トとその他の n M〇 S .トランジス夕のバヅクゲ一トとを電 気的に遮断する必要がなくなる。 この結果、 デバイス構造 （ゥエル構造） を複雑 にすることなく、 半導体集積回路のス夕ンバイ期間の消費電力を削減できる。

Claims

請求の範囲
( 1 ) 低閾値を有するトランジスタで構成される回路プロヅクと、
電源電圧が供給される第 1実電源線と、 ■
前記回路ブロックの電源端子に接続される仮想電源線と、
前記第 1実電源線と前記仮想電源線との間に直列接続され、 高閾値を有する第 1導電型トランジスタおよび前記第 1導電型トランジスタとは逆極性の低閾値を 有する第 2導電型トランジスタと、
前記第 1および第 2導電型トランジスタを、 前記回路ブロックの動作中にオン させるとともに、 前記回路プロックの非動作中にオフさせる電源制御回路とを備 えていることを特徴とする半導体集積回路。
( 2 ) 請求の範囲 1記載の半導体集積回路において、
前記電源電圧より高い高電源電圧が供給される第 2実電源線を備え、 前記第 1導電型トランジスタは、 n M O S トランジスタであり、
前記第 2導電型トランジスタは、 p M O Sトランジスタであり、
前記電源制御回路は、
前記回路プロックの動作中に前記高電源電圧に固定されるとともに、 前記回路 プロックの非動作中に接地電圧に固定される第 1 トランジスタ制御信号を、 前記 nM O S トランジスタのゲートに印加し、
前記回路プロックの動作中に前記接地電圧に固定されるとともに、 前記回路プ ロックの非動作中に前記電源電圧に固定される第 2 トランジスタ制御信号を、 前 記 p M O Sトランジスタのゲートに印加することを特徴とする半導体集積回路。
( 3 ) 請求の範囲 2記載の半導体集積回路において、
前記電源制御回路は、
前記回路ブロックを動作させるために活性化される回路ブロック制御信号の活 性化に応答して、 前記第 1 トランジスタ制御信号を前記接地電圧から前記高電源 電圧に変化させるとともに、 前記第 2 トランジスタ制御信号を前記電源電圧から 前記接地電圧に変化させ、
前記回路プロック制御信号の非活性化に応答して、 前記第 1'トランジス夕制御 信号を前記高電源電圧から前記接地電圧に変化させるとともに、 前記第 2 トラン ジス夕制御信号を前記接地電圧から前記電源電圧に変化させることを特徴とする 半導体集積回路。
( 4 ) 請求の範囲 2記載の半導体集積回路において、
前記電源制御回路は、 高論理レベルに対応する出力電圧を前記電源電圧から前 記高電源電圧に変換するレベル変換回路を備えていることを特徴とする半導体集 積回路。 ·
( 5 ) 請求の範囲 2記載の半導体集積回路において、
前記高電源電圧を降圧し、 前記電源電圧として前記第 1実電源線に供給する降 圧回路を備え、
前記高電源電圧は、 外部電源端子を介して前記第 2実電源線に供給されること を特徴とする半導体集積回路。
( 6 ) 請求の範囲 2記載の半導体集積回路において、
前記 n M〇 S トランジスタのバックゲートは、 接地線に接続され、
前記 p M 0 Sトランジスタのバックゲートは、 前記第 1実電源線に接続されて いることを特徴とする半導体集積回路。
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