KR100906059B1 - Ｍｔｃｍｏｓ셀 제조 방법 - Google Patents

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Abstract

본 발명은 MTCMOS 제조 방법에 관한 것이다. 즉, 본 발명에서는 저전력설계를 위한 구조의 MTCMOS 표준셀의 레이아웃 설계를 보완하여 픽업셀을 MTCMOS셀의 파워라인에 포함되도록 함으로써, 종래 픽업셀이 포함되지 않은 MTCMOS 셀의 라이브러리 레이아웃을 이용해서 로직회로를 구성하는 경우 MTCMOS 표준셀 배치시 50μm마다 픽업단으로만 구성된 픽업셀을 배치시켜야하는 불편함을 해결하여 셀 배치의 적응성을 높일 수 있으며, 또한 픽업셀만을 위한 별도의 공간이 필요 없게 됨으로써 MTCMOS를 보다 컴팩트하게 구현할 수 있어 반도체 기판상 공간을 절약할 수 있게 된다.
Figure R1020070112209
MTCMOS, 저전력, 픽업, 인버터, 셀배치

Description

ＭＴＣＭＯＳ셀 제조 방법{METHOD FOR FABRICATING THE MTCMOS CELL}
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 저전력설계를 위한 구조의 MTCMOS(multi threshold CMOS) 표준셀(standard cell)의 레이아웃(layout) 설계(architecture)를 보완하여 MTCMOS 셀의 크기(cell size) 축소와 셀 배치(cell placement)시 적응성(flexibility)을 높이도록 픽업셀(pick-up cell)을 파워 라인(power line)에 포함하도록 하는 MTCMOS 셀 제조 방법에 관한 것이다.
통상적으로, MTCMOS는 공급 전원 및 논리회로 사이에 문턱전압이 상대적으로 높은 MOS 스위치를 직렬로 연결한 구조를 말하는 것으로, MOS 스위치의 개폐여부에 따라 문턱 전압이 상대적으로 낮은 MOS 트랜지스터로 구성된 논리회로에 공급전원을 공급시키거나 차단시킴으로서 소모전력을 줄일 수 있는 기술이다.
도 1은 종래 일반적인 MTCMOS 셀 구조를 도시한 것으로, 위 도 1의 (a)는 일반적인 MTCMOS 셀을 도시한 것이고, 도 1의 (b)는 high-Vth 트랜지스 터(transistor)를 CMOS 셀의 상/하단에 삽입하여 슬립모드(sleep mode)일 때 흐르는 전류를 차단시킬 수 있는 구조의 MTCMOS 셀 구조를 도시한 것이다.
위 도 1 (b)를 참조하면, CMOS 상단에 삽입된 PMOS를 헤더(header)라 하고, CMOS 하단에 삽입된 NMOS를 푸터(footer)라 한다. 헤더와 CMOS 셀 사이에 가상(virtual) VDD라인을 연결하고, 푸터와 CMOS셀 사이에는 가상 GND(ground)라인으로 연결한다. 이에 따라 슬립모드시 푸터의 높은 문턱전압으로 인해 리키지 전류(leakage current)를 효과적으로 차단시킬 수 있다.
도 2는 상기 도 1의 MTCMOS 셀의 레이아웃을 도시한 것으로, 도 2에서는 NMOS 트랜지스터를 푸터로 사용한 예를 도시한 것이다. 위 도 2에서 보여지는 바와 같이, MTCMOS 셀 레이아웃에서 낮은 문턱전압(Low Vth)과 높은 문턱전압(High Vth) 두 종류의 트랜지스터를 사용하는 이유는 신호의 스위칭이 발생하는 인버터셀의 경우 빠른 동작이 요구되기 때문에 낮은 문턱전압을 가지는 트랜지스터(200)를 이용해서 스피드를 높이고자 하는 것이며, 높은 문턱전압을 가지는 푸터 트랜지스터(202)를 이용해서 컷오프 스위치(cutoff-switch)로 사용하여 누설전류를 차단하고자 하는 것이다.
한편, 위와 같은 MTCMOS 셀 레이아웃에 있어서는 MTCMOS 셀과 함께 N+와 P+ 임플란트(implant)로 생성되는 픽업셀(pick-up)의 구성이 필요하게 된다.
도 3은 종래 MTCMOS 레이아웃에서 MTCMOS 셀과 픽업셀의 배치를 도시한 것으로, 종래 MTCMOS 레이아웃에서는 도 3에 보여지는 바와 같이 픽업이 없는 MTCMOS셀(304)과 픽업만으로 구성된 픽업셀(pick-up cell)(300, 302)이 서로 인접한 위치 에 구현되어 연결되도록 구현하고 있으며, 각 셀로의 효율적인 전원 공급을 위해 픽업셀과 MTCMOS셀의 배치 시 픽업셀을 MTCMOS와 50μm의 간격을 가지도록 배치하고 있다.
도 4는 상기 도 3의 픽업이 없는 MTCMOS 셀배치의 PMOS 영역 파워라인(306)을 가로로 절단한 단면도를 도시한 것으로, MTCMOS 셀(304) 양쪽의 픽업셀이 위치하고 있음을 알 수 있다. 이때 픽업셀(300, 302)은 위 도 4에서 보여지는 바와 같이 PMOS 영역 끝에 있는 N+만 가지고 있는 셀로서 가운데 MTCMOS 인버터셀(304)은 N+가 없기 때문에 외부 픽업셀(300, 302))과 함께 사용되어야 하는 것을 알 수 있다.
즉, 위와 같이 종래 MTCMOS 레이아웃에서 MTCMOS 셀과 픽업셀을 50μm의 간격으로 배치하는 셀 배치 구조는 셀의 효율적인 배치를 방해하고, 추가적인 픽업셀을 사용해야 함으로 반도체 기판의 공간이 불필요하게 낭비되는 문제점이 있었다.
따라서 본 발명은 종래 MTCMOS 레이아웃에 있어서 MTCMOS 셀과 픽업셀을 반도체 기판상 일정간격을 두고 별도로 구현함에 따른 셀 배치의 비효율성과 공간의 낭비를 방지시키고자 안출된 것으로, 저전력설계를 위한 구조의 MTCMOS 표준셀의 레이아웃 설계를 보완하여 픽업셀을 MTCMOS셀의 파워라인에 포함되도록 함으로써, MTCMOS 셀의 크기 축소와 셀 배치시 적응성(flexibility)을 높일 수 있도록 한 MTCMOS 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 MTCMOS 제조방법으로서, (a)반도체 기판상 활성영역내 p형 및 n형 트랜지스터 형성영역에 각각 n-well 및 p-well을 형성하는 단계와, (b)상기 n-well 영역내 p형 트랜지스터를 형성시키고, 반대편 p-well 활성영역내 n형 트랜지스터를 형성시키는 단계와, (c)상기 p형 트랜지스터의 드레인과 n형 트랜지스터의 소오스와 인접된 영역에 n+픽업셀과 p+픽업셀을 각각 형성시키는 단계와, (d)상기 p형 트랜지스터의 드레인과, n형 트랜지스터의 소오스 및 상기 n+/p+ 픽업셀을 연결하는 제1 금속배선을 형성시키는 단계와, (e)상기 제1 금속배선 상부에 비아를 통해 연결되어 파워라인으로 사용되는 제2 금속배선을 형성시키는 단계를 포함한다.
삭제
본 발명에서는 저전력설계를 위한 구조의 MTCMOS 표준셀의 레이아웃 설계를 보완하여 픽업셀을 MTCMOS셀의 파워라인에 포함되도록 함으로써, 종래 픽업셀이 포함되지 않은 MTCMOS 셀의 라이브러리 레이아웃을 이용해서 로직회로를 구성하는 경우 MTCMOS 표준셀 배치시 50μm마다 픽업단으로만 구성된 픽업셀을 배치시켜야하는 불편함을 해결하여 셀 배치의 적응성을 높일 수 있는 이점이 있으며, 또한 픽업셀만을 위한 별도의 공간이 필요 없게 됨으로써 MTCMOS를 보다 컴팩트하게 구현할 수 있어 반도체 기판상 공간을 절약할 수 있게 되는 이점이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 구체적인 핵심 기술요지를 살펴보면, 저전력설계를 위한 구조의 MTCMOS 표준셀의 레이아웃 설계를 보완하여 픽업셀을 MTCMOS셀의 파워라인에 포함되도록 함으로써, 종래 픽업셀이 포함되지 않은 MTCMOS 셀의 라이브러리 레이아웃을 이용해서 로직회로를 구성하는 경우 MTCMOS 표준셀 배치시 50μm마다 픽업단으로만 구성된 픽업셀을 배치시켜야하는 불편함을 해결하여 셀 배치의 적응성을 높일 수 있는 기술을 통해 본 발명에서 이루고자 하는 바를 쉽게 달성할 수 있다.
도 5는 본 발명의 실시 예에 따른 픽업셀을 파워라인에 포함시키도록 한 MTCMOS 레이아웃 설계를 도시한 것이다.
이하 위 도 5를 참조하여, 픽업셀(pick-up cell)을 파워라인(power line)에 포함하도록 하는 MTCMOS 인버터셀의 형성과정을 살펴보기로 한다.
먼저 반도체 기판상 활성영역내 p형 트랜지스터가 형성될 영역에 n-well(500)을 형성한다. 이어 n-well 영역내 게이트 양측의 소오스(source)/드레인(drain) 영역을 p+ 물질로 도핑한 p형 트랜지스터를 형성시키고, n형 트랜지스터가 형성될 활성영역내 게이트 양측의 소오스/드레인 영역을 n+ 물질로 도핑한 n형 트랜지스터를 형성시킨다.
이때, 본 발명에서는 상기 p형 트랜지스터의 드레인과 인접된 영역의 반도체 기판상 n+ 물질을 도핑하여 n+픽업셀(502)을 형성하고, n형 트랜지스터의 소오스와 인접된 영역의 반도체 기판상 p+ 물질을 도핑하여 p+픽업셀(504)을 형성시킨다.
이에 따라 상기 p형 트랜지스터의 드레인과 n형 트랜지스터의 소오스를 연결하는 파워라인과 픽업셀이 함께 연결되도록 구현하여 종래 MTCMOS 셀 구조에서와 달리 픽업셀을 따로 배치하지 않아도 되어 픽업셀을 따로 배치해줘야함에 따른 반도체 기판상 공간의 낭비를 방지시킬 수 있게 된다.
즉, 위 도 5에 도시된 MTCMOS 셀 레이아웃 설계도에서 보여지는 바와 같이, MTCMOS 셀과는 별도로 일정 간격을 두고 픽업셀을 형성하여야 함에 따라 반도체 기판상 불필요하게 공간이 낭비되었던 종래 MTCMOS 셀 구조와는 달리, 본 발명에서는 MTCMOS 인버터의 p형 및 n형 트랜지스터의 드레인과 소오스를 연결하는 파워라인 하부에 상기 p형 및 n형 트랜지스터의 드레인과 소오스와 인접한 영역에 픽업셀이 배치되도록 하는 것이다.
이때 MTCMOS 셀의 상하 파워라인에 포함되는 픽업셀은 본(bone) 구조로 되어 있어 중심부의 콘택(contact)과의 디자인 룰 바이올레이션(design rule violation)을 방지할 수 있도록 한다. 또한, 본 발명에서는 상기 MTCMOS 인버터의 p형 및 n형 트랜지스터의 드레인과 소오스단을 연결하는 파워라인은 메탈(metal)2(508)를 사용하도록 하는데, 이는 라우팅(routing) 할때에 메탈1(506) 라인의 공간을 확보하여 라우터빌러티(routablility)을 높이기 위함이다.
도 6은 상기 도 5의 MTCMOS 인버터셀의 A-A' 라인 절단 단면도를 도시한 것으로, 종래 MTCMOS 스탠다드 셀(standard cell)이 제1 금속배선(metal1)(506)까지 사용하던 것과는 달리, 제1 금속배선(506) 위에 비아(via)를 연결하여 제2 금속배선(metal2)(508)을 쌓아 제2 금속배선(508)을 MTCMOS 스탠다드 셀의 파워라인(power line)으로 사용함으로써, 셀 라우팅(cell routing)시 그 효율을 높일 수 있도록 한 것을 알 수 있다.
즉, 본 발명의 MTCMOS 셀 구조는, 위 도 6에서 보여지는 바와 같이, 반도체 기판(600)상 소자분리막(도시하지 않음)으로 구분된 활성영역내 p형 트랜지스터 형성영역에 n-well(500)을 형성하고, 반대편 n형 트랜지스터 형성영역에 p-well(501)을 형성한다.
그런 후, n-well 영역(500)내 p형 트랜지스터를 형성시키고, 반대편 p-well 영역(501)내 n형 트랜지스터를 형성한다. 이어, 상기 p형 트랜지스터의 드레인(604)과 n형 트랜지스터의 소오스(602)와 인접된 영역에 n+픽업셀(502)과 p+픽업셀(504)을 각각 형성한다. 이때 본 발명에서는 n+픽업셀(502)과 p+픽업셀(504)을 MTCMOS 셀의 파워라인 영역인 제1/제2 금속배선(506, 508) 하부에 형성시킴으로써, 픽업셀을 위한 별도의 공간이 필요 없도록 하여 MTCMOS 셀 배치 적응성을 높이도록 한다.
이어, p형 트랜지스터의 드레인(604)과, n형 트랜지스터의 소오스(602) 및 n+픽업셀(502)과 p+ 픽업셀(504)을 연결하는 제1 금속배선(metal1)(506)을 형성시킨 후, 제1 금속배선(506) 상부에 비아를 통해 연결되어 파워라인으로 사용되는 제 2 금속배선(metal2)(508)을 형성시킨다.
도 7은 상기 도 5의 MTCMOS 인버터셀의 PMOS 영역 파워라인을 가로로 절단한 단면도를 도시한 것으로, MTCMOS 셀 양쪽에 일정거리를 두고 픽업셀이 배치되었던 종래와는 달리 n+픽업이 MTCMOS셀의 양쪽 파워라인에 포함되고 있음을 알 수 있다.
이때, 위 도 7에서 보여지는 바와 같이 n+픽업셀(502)은 PMOS 영역 끝 n+만 가지고 있는 셀로서 MTCMOS 셀의 PMOS 영역 파워라인 중 제1 금속배선(506)에 연결한 후, 제1 금속배선(506) 위에 비아를 쌓고 제2 금속배선(508)를 올리도록 구현하였는데, 이러한 구조는 셀 라우팅시 효율을 높이도록 하기 위함이다.
상기한 바와 같이, 본 발명에서는 저전력설계를 위한 구조의 MTCMOS 표준셀의 레이아웃 설계를 보완하여 픽업셀을 MTCMOS셀의 파워라인에 포함되도록 함으로써, 종래 픽업셀이 포함되지 않은 MTCMOS 셀의 라이브러리 레이아웃을 이용해서 로직회로를 구성하는 경우 MTCMOS 표준셀 배치시 50μm마다 픽업단으로만 구성된 픽업셀을 배치시켜야하는 불편함을 해결하여 셀 배치의 적응성을 높일 수 있는 있으며, 또한 픽업셀만을 위한 별도의 공간이 필요 없게 됨으로써 MTCMOS를 보다 컴팩트하게 구현할 수 있어 반도체 기판상 공간을 절약할 수 있게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
도 1은 종래 MTCMOS 셀 구조 예시도,
도 2는 종래 MTCMOS 셀 레이아웃 예시도,
도 3은 종래 픽업셀이 없는 MTCMOS 배치 예시도,
도 4는 종래 픽업셀이 없는 MTCMOS 셀 단면도,
도 5는 본 발명의 실시 예에 따른 픽업셀을 파워라인에 포함한 MTCMOS 레이아웃 예시도,
도 6은 본 발명의 실시 예에 따른 MTCMOS 셀의 A-A' 절단 단면도,
도 7은 본 발명의 실시 예에 따른 픽업셀을 포함한 MTCMOS 셀의 파워라인 단면도.

Claims (4)

  1. MTCMOS 제조방법으로서,
    (a)반도체 기판상 활성영역내 p형 및 n형 트랜지스터 형성영역에 각각 n-well 및 p-well을 형성하는 단계와,
    (b)상기 n-well 영역내 p형 트랜지스터를 형성시키고, 반대편 p-well 활성영역내 n형 트랜지스터를 형성시키는 단계와,
    (c)상기 p형 트랜지스터의 드레인과 n형 트랜지스터의 소오스와 인접된 영역에 n+픽업셀과 p+픽업셀을 각각 형성시키는 단계와,
    (d)상기 p형 트랜지스터의 드레인과, n형 트랜지스터의 소오스 및 상기 n+/p+ 픽업셀을 연결하는 제1 금속배선을 형성시키는 단계와,
    (e)상기 제1 금속배선 상부에 비아를 통해 연결되어 파워라인으로 사용되는 제2 금속배선을 형성시키는 단계
    를 포함하는 MTCMOS 제조 방법.
  2. 제 1 항에 있어서,
    상기 (c)단계에서, 상기 n+/p+픽업셀은,
    상기 제1/제2 금속배선이 형성되는 상기 MTCMOS 소자의 파워라인 영역에 형성되는 것을 특징으로 하는 MTCMOS 셀 제조 방법.
  3. 삭제
  4. 삭제
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