KR100745570B1 - 유기 전계 효과 트랜지스터 및 집적회로 - Google Patents

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Abstract

본 발명은 유기 전계 효과 트랜지스터(OFET) 및/또는 고속 스위칭 주파수를 갖는 유기 기반 집적회로에 관한 것이다. 전류 채널의 2개 선단부를 결합함은 밀집한 고속 회로 레이아웃을 가져온다.
유기 전계 효과 트랜지스터, 집적회로, 레이아웃, 결합, 관통 접촉부

Description

유기 전계 효과 트랜지스터 및 집적회로{Organic field effect transistor and integrated circuit}
본 발명은 유기 전계 효과 트랜지스터(organic field effect transistor: OFET) 및/또는 고 스위칭 주파수를 갖는 유기 기반 집적회로(organically based integrated circuit)에 관한 것이다.
예를 들면, 링 오실레이터 레이아웃(ring oscillator layout)을 갖는 유기 기반 집적회로는 공지되어 있지만, 그 레이아웃은 유기 회로의 스위칭 주파수에 관하여 전혀 최적화되어 있지 않다(W. FIX et al., Appl. Phys. Lett., 81, 1735(2002)).
유기 전자장치(electronics)를 위한 공지된 레이아웃의 단점은 유기 상호연결(interconnect)이 구비되지 않은 것이다.
실리콘 전자장치의 회로 레이아웃은, 변형 레이아웃이 유기 물질의 특별한 전기적 성질로 인하여 필요하기 때문에 쉽게 채택될 수가 없다. 이로써, 상호연결 저항은, 유기 도전체에 비하여 무시할 정도로 작은 저항을 갖는 금속을 사용하기 때문에 기존의 집적회로에서 실질적으로 아무런 역할을 하지 못한다. 유기 상호연결이 사용되면, 상기 상호연결의 폭 및 길이와, 각 컴포넌트(component)의 배치는 중요한 역할을 한다.
유기 전자장치를 기반으로 한 디지털 회로를 제공하려고 함에 있어서, 목적은 트랜지스터, 인버터(inverter) 및 낸드 게이트(NAND gate) 또는 노아 게이트(NOR gate)와 같은 모든 디지털 회로의 기본적인 모듈(module)을 재설계하고, 상기 모듈에 적합한 레이아웃을 제공하는 것이다.
그러므로, 본 발명은 소스 전극과 드레인 전극을 갖는 제1 전극층, 반도체층, 절연층 및 제2 전극층을 적어도 포함하는 유기 전계 효과 트랜지스터에 관한 것이다. 상기 절연층의 형성은 유기 전계 효과 트랜지스터에서 일반적인 사항이므로, 본 발명의 요지를 명확하게 하기 위해, 절연층에 대한 설명은 생략한다. 상기 제1 전극층의 전극 중 일측 전극(소스 전극 또는 드레인 전극)이 상기 전극의 일측면 또는 일지점(연결 면 또는 지점)을 제외하고 각각의 타측 전극을 2차원으로 둘러싸며, 상기 제1 전극층의 전극의 일측면 또는 일지점에서 시작하여 끝나는 전류 채널(current channel)이 형성될 수 있는 결과를 갖는다.
이 경우, 레이아웃은 전극, 상호연결 교차 지점 및 관통 접촉부(상이한 면에 배치된 상호연결의 수직 연결부)의 형태와 배치를 의미하는 것으로 간주된다. 상기 레이아웃은 스위칭 속도와 또한 집적회로의 기능성에 대해 상당한 영향을 갖는 직렬 저항(series resistance)과 기생 용량(parasitic capacitance)을 결정한다.
본 발명의 일 실시예에 따라, 소스 전극은 3개 측면 상에 사용된 각 유기 전계 효과 트랜지스터(OFET)의 드레인 전극과 접경을 이루고, 둘러싸인 각각의 전극인 상기 드레인 전극(물론, 상기 드레인 전극과 소스 전극은 또한 교환될 수 있음)은 일측면에서만 개방되고, 일측면에서만 연결을 가지며, 즉 게이트 전압이 인가된 후 형성되는 전류 채널은 상기 전극의 동일 측면(연결 측면)에서 시작하여 끝나고, 예를 들어 유(U) 형상이거나 구불구불하다.
상기한 실시예와 바람직하게 조합되는 다른 실시예에 따라, 유기 전계 효과 트랜지스터(OFET)는, 연결 측면이 각각 서로 대향하는 그런 방식으로 낸드 게이트 또는 노아 게이트에 배치된다. 이 때문에, 낸드 게이트 및/또는 노아 게이트에서, 2개 이상의 유기 전계 효과 트랜지스터는 각각 평행하거나(노아 게이트에서 2개 이상의 유(U) 형상의 채널이 서로 인접함), 서로 개재된다(낸드 게이트에서 2개 이상의 유(U) 형상의 채널이 서로 내재함). 이 경우, 연결선 및/또는 입력단 및 출력단은 각각 바람직하게는, 연결 측면 사이의 영역에 배치된다.
또 다른 실시예에 따라, 게이트 전극은 전체 채널을 커버함과 더불어 소스 전극 또는 드레인 전극의 작은 일부분을 추가로 커버한다. 이 경우, 전류 채널은 완전히 커버되고, 덧붙여 제1 전극의 일측 전극 또는 양측 전극의 적어도 타부분이 커버되고, 상기 추가로 커버된 부분은 0 내지 20㎛ 범위의 폭을 갖고, 상기 전류 채널의 길이 범위의 길이를 갖는다. 상기 커버된 부분의 폭은 제조기술의 정합 정밀도에 좌우되며 수(0 내지 8) ㎛ 내지 약 20㎛, 바람직하게는 1 내지 5㎛의 범위에 있다.
일 실시예에 따라, 유기 전계 효과 트랜지스터(OFET) 사이의 누설 전류를 줄이는 홀(hole) 또는 억제부(interruption)는 반도체층에 제공된다. 상기 홀은 바람직하게는, 연결 측면 사이에 배치된다. 상기 뒤이어 제조된 홀 또는 억제부는, 일반적으로 패턴화되지 않으며, 전체 칩을 커버하는 반도체층의 의도하지 않은 후면 도핑 또는 오염의 결과로서 생성되는 누설 전류를 줄이는데 사용된다.
또 다른 실시예는, 부하형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극과 드레인 전극 사이에서 종종 필요한 전기적 연결부 대신에 인버터의 출력단에 추가로 연결되는 관통 접촉부의 사용을 제공한다. 이는 적어도 1개의 관통 접촉부를 요구하지 않는 것을 가능하게 해준다. 1개의 관통 접촉부는 일반적으로, 부하형 전계 효과 트랜지스터의 게이트-드레인 연결을 위해 필요하고, 또 다른 관통 접촉부는 후단의 인버터/로직 게이트에 연결하기 위하여 인버터 출력단에 필요하고; 상기 2개의 관통 접촉부는 적절한 레이아웃에서 결합(join)될 수 있다.
또 다른 실시예에 따라, 회로에 필수적인 구동형 유기 전계 효과 트랜지스터의 게이트 전극과 소스 전극 사이의 전기적 연결인 경우에, 관통 접촉부는 바람직하게는, 유기 전계 효과 트랜지스터(OFET)의 일측면 또는 양측면까지 연장하는 그러한 방식으로 형성된다. 따라서, 복수개의 직렬 연결된(cascaded) 인버터, 낸드 게이트 또는 노아 게이트는 결합형 관통 접촉부를 갖고 있다.
여기에 설명된 레이아웃은 많은 이점을 제공한다.
고속 집적회로: 유기 전극에 대한 최적의 면적 사용 및 매우 짧은 연결선은 저 직렬 저항을 가져오고 이로써 고 스위칭 속도를 가져온다. 연결선의 단축, 필요한 상호연결 교차 수의 감소 및 게이트 전극의 최소화는 기생 용량을 상당히 줄이고, 이로써 마찬가지로 스위칭 속도를 높인다.
누설 전류의 최소화 결과인 더욱 안정한 회로 및 저 전력소모: 누설 전류는 한편으로 전극의 배치에 의해 그리고 다른 한편으로 반도체층의 홀에 의해 최소화된다. 각각 유기 전계 효과 트랜지스터(OFET)의 일측 전극이 일측면 또는 일지점을 제외하고 각각의 타측 전극을 둘러싸고 차폐하는 사실의 결과로서 인접 전극이 동일한 전위(공급 전압 또는 접지)이기 때문에, 상기 전극의 배치는 여러 가지 인버터와 낸드 게이트 또는 노아 게이트 사이의 누설 전류를 완전히 억제한다. 예로서, 도 2a에서 전극(5)은 접지 상태이고, 전극(1)은 공급 전압 상태이고, 2개의 직접 인접한 인버터(도면에서 타측 인버터 상에 일측 인버터가 놓여짐)는 그 다음에 동일한 전위(도 5를 또한 참조) 상태의 전극에만 접촉하게 된다.
덧붙여, 인버터 또는 게이트 내의 누설 전류는 반도체층의 홀에 의해 방지된다. 이로써, 누설 전류는 예를 들어 도 2b의 출력단(11)과 전극(1) 사이에서 실질적으로 흐를 수가 없다.
본 발명에 따르면, 회로는 상당히 쉬운 방식으로 설계될 수 있다: 인버터와 로직 게이트는 간격을 준수할 필요 없이 모듈(modular) 방식으로 집합될 수 있다. 덧붙여, 채널 구조(채널 길이 및 폭)는 유기 전계 효과 트랜지스터(OFET)의 외부 형상을 변경함 없이 쉽게 스케일링될 수 있다. 결국, 회로에 의해 요구되는 간격은 더 작고, 그러므로 전체 가용 면적은 유익하게 사용될 수 있다. 결국, 관통 접촉부를 결합함은 관통 접촉부의 수를 줄여준다(도 5 참조).
이하, 본 발명은 또한 각 실시예를 참조하여 더욱 상세히 설명하기로 한다.
도 1a 및 도 1b는 유기 전계 효과 트랜지스터(OFET)를 위한 2개의 레이아웃을 각각 도시하고,
도 2a 및 도 2b는 인버터를 위한 2개의 레이아웃을 각각 도시하고,
도 3은 2입력 노아 게이트를 위한 레이아웃을 도시하고,
도 4는 2입력 낸드 게이트를 위한 레이아웃을 도시하고,
도 5는 5단 링 오실레이터(5-stage ring oscillator)를 위한 레이아웃을 도시한다.
도 1은 제1 전극(1)(소스 전극 또는 드레인 전극)과 제2 전극(2)(드레인 전극 또는 소스 전극)을 갖는 유기 전계 효과 트랜지스터(OFET)를 도시하고, 상기 제1 전극(1)은 4측면 중 일측면을 제외한 3측면에서 상기 제2 전극(2)을 둘러싼다. 상기 유기전계 효과 트랜지스터(OFET)의 연결 측면(4) 만이 잔존하고, 상기 제1 전극(1)은 상기 연결 측면에서 제2 전극(2)을 둘러싸지 않는다.
도 1a는 유(U) 형상의 전류 채널(유기 전계 효과 트랜지스터(OFET) 채널(3))이 형성된 가장 단순한 실시예를 도시하고, 도 1b는 구불구불한 유기 전계 효과 트랜지스터(OFET) 채널(3)이 형성된 좀 더 정교한 실시예를 도시하고 있다.
도 2a 및 도 2b는 인버터를 위한 2개의 레이아웃을 도시하고 있다.
원칙적으로, 인버터를 연결하는 2개의 가능한 방법이 있고, 상기 방법은 부하형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극이 연결되는 방식에 의해 구분된다. 양측 방식은 편의상 회로에 사용될 수 있다. 도 2a 및 도 2b에 도시된 레이아웃은 상기 2개의 방식에 따른 본 발명의 실시예이다.
도 2a는 출력단에서 부하형 전계 효과 트랜지스터(OFET)를 갖는 인버터를 도시한다. 상기 인버터는 2개의 유기 전계 효과 트랜지스터(OFET), 즉 부하형 전계 효과 트랜지스터(OFET) 및 구동형 유기 전계 효과 트랜지스터(OFET)를 포함한다. 상기 부하형 유기 전계 효과 트랜지스터(OFET)의 소스 전극(1)은 3개 측면에서 상기 부하형 유기 전계 효과 트랜지스터(OFET)의 드레인 전극(2)을 둘러싸고, 상기 부하형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극(13)에 의해 커버되어 있는 유기 전계 효과 트랜지스터(OFET) 채널(3)이 생성된다. 상기 부하형 유기 전계 효과 트랜지스터(OFET)의 소스 전극(1)과 드레인 전극(2)의 또 다른 부분은 또한 동시에 커버된다. 덧붙여, 게이트 전극(13)은 관통 접촉부(10)를 통하여 상기 소스 전극(2) 뿐만 아니라 상기 구동형 유기 전계 효과 트랜지스터(OFET)의 출력단(11) 및 소스 전극(7)에 연결된다. 상기 구동형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극(8)은 상기 구동형 유기 전계 효과 트랜지스터(OFET)의 채널(6)을 커버하며, 입력단(12)에 연결된다. 상기 구동형 유기 전계 효과 트랜지스터(OFET)의 드레인 전극(5)은 상기 소스 전극(7)을 둘러싸고 이로써 상기 채널(6)을 정의한다. 반도체층의 홀 또는 억제부(9)는 상기 부하형 유기 전계 효과 트랜지스터(OFET) 및 구동형 유기 전계 효과 트랜지스터(OFET) 사이에 배치되며, 누설 전류를 방지한다. 공급 전압은 상기 전극(1)에 인가되고 상기 전극(5)은 접지 상태이다. 상기 2개의 전극은 실질적으로 전체 인버터를 둘러쌈으로써 상기 인버터를 타 컴포넌트(component)로부터 차폐한다. 상기 인버터를 변환할 때, 상기 전극(2) 또는 상기 전극(7)의 전위만이 변경하고, 상기 전극들은 서로 연결되며 상기 인버터의 내부에 배치된다.
회로에 따라, 부하형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극(13)과 드레인 전극(2) 사이에 필수적인 전기적 연결은, 상기 출력단(11)에 추가적으로 연결되는 관통 접촉부(10)를 사용하여 구현된다.
도 2b에 도시된 인버터의 예는 공급 전압 상태의 부하형 유기 전계 효과 트랜지스터(OFET) 게이트를 갖는다. 그 설계는 도 2a의 설계와 유사하다. 도 2a와 달리, 게이트 전극(13)은 이 경우, 관통 접촉부(10)에 의해 소스 전극(1)에 연결되며, 도 2a에서와 마찬가지로, 관통 접촉부(10a)와 출력단(11)에 연결되지 않는다. 관통 접촉부(10b)는 전극(1)의 가장자리까지 연장되고, 이로써 서로 인접하여 배치된 인버터가 관통 접촉부를 결합하여 사용할 수 있는 이점을 갖는다.
상기 유기 전계 효과 트랜지스터(OFET)의 게이트 전극(13)과 소스 전극(1) 사이의 전기적 연결이 회로에 필수적이면, 관통 접촉부는 바람직하게는, 상기 유기 전계 효과 트랜지스터(OFET)의 측면까지 연장하는 방식으로 형성된다. 따라서, 복수개의 직렬 연결된 인버터, 낸드 게이트 또는 노아 게이트는 결합형 관통 접촉부를 갖는다.
도 3은 2입력 노아 게이트를 위한 레이아웃을 도시하고 있다. 상기 레이아웃은 2개의 구동형 유기 전계 효과 트랜지스터(OFET)가 병렬 연결된 차이점을 제외하고 도 2b의 인버터의 레이아웃과 본질적으로 동일하다. 제2 구동형 유기 전계 효과 트랜지스터(OFET)는 소스 전극(14)을 포함하고, 제1 구동형 유기 전계 효과 트랜지스터(OFET)의 결합형 드레인 전극(5)을 갖는다. 상기 구동형 유기 전계 효과 트랜지스터(OFET)의 게이트 전극(15)은 노아 게이트의 제2 입력단(12b)에 연결된다. 전체의 노아 게이트는 공급 전압 또는 접지 상태인 2개의 전극(1),(5)에 의해 차폐된다.
도 4는 2입력 낸드 게이트를 도시하고 있다. 낸드 게이트 레이아웃은 마찬가지로, 2개의 구동형 유기 전계 효과 트랜지스터(OFET)가 직렬 연결된 차이점을 제외하고 도 2b의 인버터와 실질적으로 동일하다. 제2 구동형 유기 전계 효과 트랜지스터(OFET)는 3개의 측면에서 제1 구동형 유기 전계 효과 트랜지스터(OFET)에 의해 둘러싸여진다. 제1 구동형 유기 전계 효과 트랜지스터(OFET)의 소스 전극(7)은 동시에 제2 구동형 유기 전계 효과 트랜지스터(OFET)의 드레인 전극이다. 소스 전극(14)은 제2 구동형 유기 전계 효과 트랜지스터(OFET)의 채널(16)을 결정하며, 제2 입력단(12a)에 연결된 게이트 전극(15)에 의해 커버된다. 상기 레이아웃에서도, 전극(1),(5)에 의해 차폐되어 있다.
마지막으로, 도 5는 도 2b에 도시된 바와 같이 설계된 5개 인버터를 포함하는 5단 링 오실레이터를 도시하고 있다. 상기 인버터는, 중앙에서 결합형 관통 접촉(10)(10b)이 모든 인버터에 사용될 수 있는 그런 방식으로 배치된다. 덧붙여, 상 기 인버터는, 직접적으로 서로 충돌하는 그런 방식으로 배치되고, 이것만이 본 발명에 따른 레이아웃의 결과로서 가능하다. 상기 인버터는 연결선(17)에 의해 선단부에서 연결되고, 반도체(9)의 홀 또는 억제부는 또한 누설 전류를 방지하기 위해 상기 연결선 사이에 연장된다. 상기 링 오실레이터의 출력단(11)은 연결선(17)에서 분기(branch off) 된다.
도 5는 회로 레이아웃이 본 발명에 따라 효율적으로 만들어지는 방법을 인상 깊게 도시하고 있다. 특히, 연결선은 이 경우, 직접 접촉으로 대체되고, 이로써 예를 들어 고 스위칭 속도를 가져온다.
본 발명은 유기 전계 효과 트랜지스터(OFET) 및/또는 고 스위칭 주파수를 갖는 유기 기반 집적회로에 관한 것이다. 전류 채널의 2개 선단부를 결합함은 밀집한 고속 회로 레이아웃을 가져온다.

Claims (10)

  1. 소스 전극과 드레인 전극(1,2 및 5,7)을 갖는 제1 전극층, 반도체층, 절연층 및 제2 전극층(8 및 13)을 적어도 포함하며, 상기 제1 전극층의 전극 중 일측 전극(소스 전극 또는 드레인 전극)은 상기 전극의 일측면 또는 일지점(연결 측면 또는 지점)을 제외하고 2차원 방식으로 각각의 타측 전극을 둘러싸는 유기 전계 효과 트랜지스터로서,
    상기 제1 전극층의 전극의 일측면에서 시작하고 끝나는 유(U)자 형상 및/또는 구불구불한 전류 채널(3,6)이 상기 반도체층에 형성될 수 있는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 제1 전극 중 일측 전극은 각각 4측면 중 3측면에서 타측 전극과 접경을 이루는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 제2 전극층은 상기 전류 채널과, 추가하여 상기 제1 전극 중 일측 전극의 하나 이상의 다른 부분을 완전히 커버하고, 상기 추가로 커버된 다른 부분은 0 내지 20㎛ 범위의 폭을 가지며, 상기 전류 채널의 길이 범위의 길이를 갖는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  4. 제1항에 있어서, 누설 전류를 줄이기 위하여 상기 반도체층에 홀 및/또는 억제부(interruption)가 존재하는 것을 특징으로 하는 유기 전계 효과 트랜지스터.
  5. 제1항에 따른 유기 전계 효과 트랜지스터를 2이상 구비하되,
    상기 유기 전계 효과 트랜지스터들은 연결 측면 또는 연결 지점이 각각 서로 대향하는 방식으로 낸드(NAND) 게이트 또는 노아(NOR) 게이트에 배치되는 것을 특징으로 하는 집적회로.
  6. 제5항에 있어서, 연결선 및/또는 입력단과 출력단은 각각 상기 연결 측면 또는 연결 지점 사이의 영역에 배치되는 것을 특징으로 하는 집적회로.
  7. 제5항 또는 제6항에 있어서, 상기 반도체층에 홀 및/또는 억제부(interruption)가 구비되는 것을 특징으로 하는 집적회로.
  8. 제7항에 있어서, 상기 홀 및/또는 억제부는 상기 연결 측면 또는 연결 지점 사이에 배치되는 것을 특징으로 하는 집적회로.
  9. 제5항에 있어서, 1개 이상의 전기적 연결 대신에 관통 접촉부를 사용하는 것을 특징으로 하는 집적회로.
  10. 제9항에 있어서, 상기 관통 접촉부는 상기 유기 전계 효과 트랜지스터의 일측면 이상까지 연장되어 있는 것(10b)을 특징으로 하는 집적회로.
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