JPH069214B2 - 薄膜集積回路の製造方法 - Google Patents
薄膜集積回路の製造方法Info
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- JPH069214B2 JPH069214B2 JP59202728A JP20272884A JPH069214B2 JP H069214 B2 JPH069214 B2 JP H069214B2 JP 59202728 A JP59202728 A JP 59202728A JP 20272884 A JP20272884 A JP 20272884A JP H069214 B2 JPH069214 B2 JP H069214B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、同一基板上に複数の薄膜トランジスタを集
積形成した薄膜集積回路の製造方法に関する。
積形成した薄膜集積回路の製造方法に関する。
近年、主に大面積デバイスの実現を目的としてアモルフ
ァスシリコン（ａ−Ｓｉ）等の非晶質半導体膜を用いた
薄膜トランジスタの開発が精力的に進めらている。薄膜
トランジスタとしては、ＭＩＳ ＦＥＴ（絶縁ゲート型
電界効果トランジスタ）構造のものが特に有望である。
ァスシリコン（ａ−Ｓｉ）等の非晶質半導体膜を用いた
薄膜トランジスタの開発が精力的に進めらている。薄膜
トランジスタとしては、ＭＩＳ ＦＥＴ（絶縁ゲート型
電界効果トランジスタ）構造のものが特に有望である。
ところで、このような薄膜トランジスタではゲート電力
とソースおよびドレイン電極との相対位置精度が重要で
あり、もし相対位置のずれによりゲート電極とソースお
よびドレイン電極との間に平面的に見てギャップがある
と、そのオン抵抗が高くなることが知られている。この
ため従来ではゲート電極とソースおよびドレイン電極と
を一部オーバーラップさせ、そのオーバーラップ部で両
者間の位置ずれを吸収していたが、このようなオーバー
ラップ部を設けるとゲート・ソース間およびゲート・ド
レイン間の静電容量が増加し、スイッチングノイズの増
大等の弊害を招くという問題があった。
とソースおよびドレイン電極との相対位置精度が重要で
あり、もし相対位置のずれによりゲート電極とソースお
よびドレイン電極との間に平面的に見てギャップがある
と、そのオン抵抗が高くなることが知られている。この
ため従来ではゲート電極とソースおよびドレイン電極と
を一部オーバーラップさせ、そのオーバーラップ部で両
者間の位置ずれを吸収していたが、このようなオーバー
ラップ部を設けるとゲート・ソース間およびゲート・ド
レイン間の静電容量が増加し、スイッチングノイズの増
大等の弊害を招くという問題があった。
一方、薄膜トランジスタを使用するイメージセンサ等の
デバイスの大面積化や長尺化が進むと、電極形成のため
のフォトマスク，基板等の熱膨脹による変位量の増大
や、フォトマスクの描画精度の低下により、ゲート電極
とソースおよびドレイン電極との位置ずれが増大するの
で、上記オーバーラップ部をより大きくとる必要が生
じ、オーバーラップ部の存在に起因する問題もますます
顕著となる。
デバイスの大面積化や長尺化が進むと、電極形成のため
のフォトマスク，基板等の熱膨脹による変位量の増大
や、フォトマスクの描画精度の低下により、ゲート電極
とソースおよびドレイン電極との位置ずれが増大するの
で、上記オーバーラップ部をより大きくとる必要が生
じ、オーバーラップ部の存在に起因する問題もますます
顕著となる。
この発明の目的は、薄膜トランジスタにおける複数の電
極の位置合せを高精度に行なうことができる薄膜集積回
路の製造方法を提供することにある。
極の位置合せを高精度に行なうことができる薄膜集積回
路の製造方法を提供することにある。
すなわち、上記の目的を達成するために本発明の薄膜集
積回路の製造方法は、一方の辺方向が他方のそれより長
い基板にフォトマスクを用いて、キャリア走行方向が同
一である複数の薄膜絶縁ゲート型電界効果トランジスタ
を前記基板に形成する工程を有する薄膜集積回路の製造
方法において、 前記基板の長辺方向、前記複数の薄膜絶縁ゲート型電界
効果トランジスタの形成領域の長辺方向および前記フォ
トマスクの長辺方向を前記薄膜トランジスタのチャネル
幅方向に一致させ、且つ前記基板の短辺方向、前記複数
の薄膜絶縁ゲート型電界効果トランジスタの形成領域の
短辺方向および前記フォトマスクの短辺方向を前記薄膜
絶縁ゲート型電界効果トランジスタのチャネル長方向に
一致させたことを特徴とする。
積回路の製造方法は、一方の辺方向が他方のそれより長
い基板にフォトマスクを用いて、キャリア走行方向が同
一である複数の薄膜絶縁ゲート型電界効果トランジスタ
を前記基板に形成する工程を有する薄膜集積回路の製造
方法において、 前記基板の長辺方向、前記複数の薄膜絶縁ゲート型電界
効果トランジスタの形成領域の長辺方向および前記フォ
トマスクの長辺方向を前記薄膜トランジスタのチャネル
幅方向に一致させ、且つ前記基板の短辺方向、前記複数
の薄膜絶縁ゲート型電界効果トランジスタの形成領域の
短辺方向および前記フォトマスクの短辺方向を前記薄膜
絶縁ゲート型電界効果トランジスタのチャネル長方向に
一致させたことを特徴とする。
本発明では、第４図（ａ）に示すように、薄膜トランジ
スタＴＦＴのキャリア走行方向（チャネル長方向）の素
子形成領域の寸法Ｌａを、キャリア走行方向に直角な方
向（チャネル幅方向）の素子形成領域の寸法Ｌｂより短
くしている。
スタＴＦＴのキャリア走行方向（チャネル長方向）の素
子形成領域の寸法Ｌａを、キャリア走行方向に直角な方
向（チャネル幅方向）の素子形成領域の寸法Ｌｂより短
くしている。
素子形成領域の寸法は、基板が熱膨脹すると変わる。こ
の熱膨脹は、線膨脹率であるので、熱膨脹による寸法Ｌ
ａの変化量ΔＬａ及び寸法Ｌｂの変化量ΔＬｂは、それ
ぞれＬａ，Ｌｂに比例し、熱膨脹係数αを用いると、 ΔＬａ＝αＬａ，ΔＬｂ＝αＬｂ となる。
の熱膨脹は、線膨脹率であるので、熱膨脹による寸法Ｌ
ａの変化量ΔＬａ及び寸法Ｌｂの変化量ΔＬｂは、それ
ぞれＬａ，Ｌｂに比例し、熱膨脹係数αを用いると、 ΔＬａ＝αＬａ，ΔＬｂ＝αＬｂ となる。
また，Ｌａ＜Ｌｂなので、ΔＬａ＜ΔＬｂである。
一方、従来の場合、第４図（ｂ）に示すように、チャネ
ル長方向の素子形成領域の寸法Ｌａを、チャネル幅方向
の素子形成領域の寸法Ｌｂより、大きくしている。
ル長方向の素子形成領域の寸法Ｌａを、チャネル幅方向
の素子形成領域の寸法Ｌｂより、大きくしている。
以上述べたように素子領域を選ぶと、本発明の場合、第
５図（ａ），（ｂ）に示すように、ソース電極Ｓ，ドレ
イン電極Ｄは、長手方向であるチャネル幅方向に大きく
（ΔＬｂ程度）ずれる。
５図（ａ），（ｂ）に示すように、ソース電極Ｓ，ドレ
イン電極Ｄは、長手方向であるチャネル幅方向に大きく
（ΔＬｂ程度）ずれる。
このようにソース電極Ｓ，ドレイン電極Ｄがずれても、
薄膜トランジスタＴＦＴのゲート電極Ｇとソース電極Ｓ
（ドレイン電極Ｄ）とのオーバーラップ部分ΔＳ（Δ
Ｄ）の面積は変わらない。
薄膜トランジスタＴＦＴのゲート電極Ｇとソース電極Ｓ
（ドレイン電極Ｄ）とのオーバーラップ部分ΔＳ（Δ
Ｄ）の面積は変わらない。
また、チャネル長方向にもΔＬａ程度ずれるが、ΔＬａ
＜ΔＬｂであるため、その値は小さい。
＜ΔＬｂであるため、その値は小さい。
したがって、オーバーラップ部分ΔＳ（ΔＤ）の面積
は、非常に小さい。
は、非常に小さい。
また、従来の場合には、第５図（ｃ），（ｄ）に示すよ
うに、ソース電極Ｓ，ドレイン電極Ｄは、長手方向であ
るチャネル長方向に大きくずれる。
うに、ソース電極Ｓ，ドレイン電極Ｄは、長手方向であ
るチャネル長方向に大きくずれる。
このようにソース電極Ｓ，ドレイン電極Ｄがずれると、
オーバーラップ部分ΔＳ（ΔＤ）の面積が大きく変わ
る。
オーバーラップ部分ΔＳ（ΔＤ）の面積が大きく変わ
る。
したがって、本発明の方が、オーバーラップ部分ΔＳ
（ΔＤ）を小さくでき、少ない合わせマージンで済む。
つまり、チャネル長方向に関して各電極間の位置合せを
高精度で行なえる。この結果、オーバーラップ部分ΔＳ
（ΔＤ）による寄生容量（ゲート容量）が減少し、オン
抵抗やスイッチングノイズの低減化が図れる。また、合
わせマージンを少なくできるので、よりいっそうの集積
化が図れる。
（ΔＤ）を小さくでき、少ない合わせマージンで済む。
つまり、チャネル長方向に関して各電極間の位置合せを
高精度で行なえる。この結果、オーバーラップ部分ΔＳ
（ΔＤ）による寄生容量（ゲート容量）が減少し、オン
抵抗やスイッチングノイズの低減化が図れる。また、合
わせマージンを少なくできるので、よりいっそうの集積
化が図れる。
また、フォトマスクの膨脹によるずれに関しても、基板
の場合と同様な理由により、チャネル長方向のずれが小
さくなる。
の場合と同様な理由により、チャネル長方向のずれが小
さくなる。
したがって、大面積になっても、チャネル長方向のフォ
トマスクの抽画精度は良いので、オン抵抗増大等の問題
は生じない。
トマスクの抽画精度は良いので、オン抵抗増大等の問題
は生じない。
第１図はこの発明の一実施例として複数の薄膜絶縁ゲー
ト型電界効果トランジスタを同一基板上に集積した薄膜
集積回路の構成を示すもので、（ａ）は平面図、（ｂ）
はＡ−Ａ′断面図である。なお、第１図（ａ）の平面図
では簡単のためゲート電極とソースおよびドレイン電極
との位置関係のみを示している。
ト型電界効果トランジスタを同一基板上に集積した薄膜
集積回路の構成を示すもので、（ａ）は平面図、（ｂ）
はＡ−Ａ′断面図である。なお、第１図（ａ）の平面図
では簡単のためゲート電極とソースおよびドレイン電極
との位置関係のみを示している。
第１図において、基板１は例えばガラス，グレーズドセ
ラミック，ポリイミド等からなる絶縁性基板であり、こ
の基板１上にＭｏ，Ｃｒ，poly−Ｓｉ等からなるゲート
電極２が一列に形成されている。ゲート電極２は例えば
基板１上に上記Ｃｒ等の金属を真空蒸着等により着膜
し、フォトリソグラフィ技術により形成される。ゲート
電極２の上部にゲート絶縁膜３として例えばＳｉＯ２，
ＳｉＮｘ膜等がＣＶＤ法等により形成されている。ま
た、ゲート絶縁膜３上にはａ−Ｓｉ，poly−Ｓｉ等の非
晶質半導体膜４が同様にＣＶＤ法等により形成されてい
る。非晶質半導体膜４の最上部には、その上に形成され
るソースおよびドレイン電極５，６とのオーミックコン
タクトをとるためのｎ＋ドーピング層４′が形成されて
いる。ソースおよびドレイン電極５，６はゲート電極２
と同様、半導体膜４上にＡｌ等を着膜し、フォトリソグ
ラフィ技術により形成される。なお、ｎ＋ドーピング層
４′はソースおよびドレイン電極５，６をマスクとして
チャネル領域をエッチングすればよい。
ラミック，ポリイミド等からなる絶縁性基板であり、こ
の基板１上にＭｏ，Ｃｒ，poly−Ｓｉ等からなるゲート
電極２が一列に形成されている。ゲート電極２は例えば
基板１上に上記Ｃｒ等の金属を真空蒸着等により着膜
し、フォトリソグラフィ技術により形成される。ゲート
電極２の上部にゲート絶縁膜３として例えばＳｉＯ２，
ＳｉＮｘ膜等がＣＶＤ法等により形成されている。ま
た、ゲート絶縁膜３上にはａ−Ｓｉ，poly−Ｓｉ等の非
晶質半導体膜４が同様にＣＶＤ法等により形成されてい
る。非晶質半導体膜４の最上部には、その上に形成され
るソースおよびドレイン電極５，６とのオーミックコン
タクトをとるためのｎ＋ドーピング層４′が形成されて
いる。ソースおよびドレイン電極５，６はゲート電極２
と同様、半導体膜４上にＡｌ等を着膜し、フォトリソグ
ラフィ技術により形成される。なお、ｎ＋ドーピング層
４′はソースおよびドレイン電極５，６をマスクとして
チャネル領域をエッチングすればよい。
第１図（ａ）に示すように、この薄膜集積回路において
は各薄膜トランジスタのゲート電極２がゲート幅Ｗの方
向に直線状に配列されており、薄膜トランジスタ形成領
域７の形状はキャリア走行方向（ゲート長Ｌの方向）の
寸法に比べ、これと直角な方向（ゲート幅Ｗの方向）の
寸法が大きくなっている。従って、ゲート電極２やソー
スおよびドレイン電極５，６を形成するときに使用する
フォトマスクの熱膨脹や基板１の熱膨脹による変位量あ
るいはフォトマスクの描画誤差は、薄膜トランジスタ形
成領域７の短辺方向で小さいので、この方向において一
直線に並んだゲート電極２とソースおよびドレイン電極
５，６との間の相対位置精度を高くできる。このため、
ゲート電極２とソースおよびドレイン電極５，６とのオ
ーバーラップ部を最小限に止どめることが可能となる。
は各薄膜トランジスタのゲート電極２がゲート幅Ｗの方
向に直線状に配列されており、薄膜トランジスタ形成領
域７の形状はキャリア走行方向（ゲート長Ｌの方向）の
寸法に比べ、これと直角な方向（ゲート幅Ｗの方向）の
寸法が大きくなっている。従って、ゲート電極２やソー
スおよびドレイン電極５，６を形成するときに使用する
フォトマスクの熱膨脹や基板１の熱膨脹による変位量あ
るいはフォトマスクの描画誤差は、薄膜トランジスタ形
成領域７の短辺方向で小さいので、この方向において一
直線に並んだゲート電極２とソースおよびドレイン電極
５，６との間の相対位置精度を高くできる。このため、
ゲート電極２とソースおよびドレイン電極５，６とのオ
ーバーラップ部を最小限に止どめることが可能となる。
このことを具体的な数値に基づいて説明する。
この種の薄膜回路に用いられる基板１やフォトマスクの
材料には、通常、パイレックス等の低膨脹ガラスが使用
されており、その熱膨脹係数（線膨脹率）は、４×１０
-6／℃前後である。また、薄膜回路の基板１の長手方向
の寸法は、回路の種類（イメージセンサ，サーマルヘッ
ド，液晶表示装置等）によって異なるが、大体５０〜５
００ｍｍ程度（長いものでは１ｍ程度）である。ここで
は、代表値として２５０ｍｍを考えると、長手方向の膨
脹変位は、 ２５０ｍｍ×４×１０-6／℃＝１０-6ｍｍ／℃ ＝１μｍ／℃ となる。
材料には、通常、パイレックス等の低膨脹ガラスが使用
されており、その熱膨脹係数（線膨脹率）は、４×１０
-6／℃前後である。また、薄膜回路の基板１の長手方向
の寸法は、回路の種類（イメージセンサ，サーマルヘッ
ド，液晶表示装置等）によって異なるが、大体５０〜５
００ｍｍ程度（長いものでは１ｍ程度）である。ここで
は、代表値として２５０ｍｍを考えると、長手方向の膨
脹変位は、 ２５０ｍｍ×４×１０-6／℃＝１０-6ｍｍ／℃ ＝１μｍ／℃ となる。
このような膨脹変位、つまり、パターン位置ずれを防止
するために、基板１の熱膨張率に近いフォトマスクが使
用されることが多い。
するために、基板１の熱膨張率に近いフォトマスクが使
用されることが多い。
しかしながら、フォトマスクのガラス材料は、フォトリ
ソグラフ工程に合ったものが選ばれるので、基板１のガ
ラス材料とは完全には一致しない。また、品質のばらつ
きや、工程中の熱履歴も熱膨張率の不一致の原因とな
る。このような原因により、フォトマスクと基板１との
熱膨脹率の違いは、一般に、２０〜５０％程度となる。
これを考慮すると、上記パターン位置ずれは、０．２〜
０．５μｍ／℃程度となる。このパターン位置ずれは、
フォトリソグラフィ工程により、更に大きくなる。
ソグラフ工程に合ったものが選ばれるので、基板１のガ
ラス材料とは完全には一致しない。また、品質のばらつ
きや、工程中の熱履歴も熱膨張率の不一致の原因とな
る。このような原因により、フォトマスクと基板１との
熱膨脹率の違いは、一般に、２０〜５０％程度となる。
これを考慮すると、上記パターン位置ずれは、０．２〜
０．５μｍ／℃程度となる。このパターン位置ずれは、
フォトリソグラフィ工程により、更に大きくなる。
即ち、フォトリソグラフィ工程では、厳しい温度管理が
行われているが、それでも数℃の変動が生じる。この変
動の代表値として、±３℃を考えると、パターン位置ず
れは±０．６〜１．５μｍとなる。
行われているが、それでも数℃の変動が生じる。この変
動の代表値として、±３℃を考えると、パターン位置ず
れは±０．６〜１．５μｍとなる。
一方、基板１の短手方向の寸法は、薄膜回路の種類によ
って異なるが、イメージセンサの場合には５ｍｍ程度と
なる。この場合、短手方向のパターン位置ずれは、長手
方向のパターン位置ずれの場合と同様に考えると、±
０．００４〜０．０１μｍ程度になる。
って異なるが、イメージセンサの場合には５ｍｍ程度と
なる。この場合、短手方向のパターン位置ずれは、長手
方向のパターン位置ずれの場合と同様に考えると、±
０．００４〜０．０１μｍ程度になる。
本実施例では、キャリア走行方向（チャネル長方向）を
短手方向に選んだので、ゲート電池２とソース電極４と
のオーバーラップ部分８の面積及びゲート電極２とソー
ス電極４とのオーバーラップ部分８の面積は、短手方向
のパターン位置ずれの程度（±０．００４〜０．０１μ
ｍ）に比例する。
短手方向に選んだので、ゲート電池２とソース電極４と
のオーバーラップ部分８の面積及びゲート電極２とソー
ス電極４とのオーバーラップ部分８の面積は、短手方向
のパターン位置ずれの程度（±０．００４〜０．０１μ
ｍ）に比例する。
一方、従来では、キャリア走行方向を長手方向に選んだ
ので、ゲート電極とソース電極とのオーバーラップ部分
の面積及びゲート電極とソース電極とのオーバーラップ
部分の面積は、長手方向のパターン位置ずれの程度（±
０．６〜１．５μｍ）に比例する。
ので、ゲート電極とソース電極とのオーバーラップ部分
の面積及びゲート電極とソース電極とのオーバーラップ
部分の面積は、長手方向のパターン位置ずれの程度（±
０．６〜１．５μｍ）に比例する。
このように本実施例によれば、従来に比べ、キャリア走
行方向に関して位置ずれを極めて小さくできるので、合
わせマージンが少なくて済み、これより、チャネル長方
向に関して最小加工寸法に近いパターンを形成できる。
この結果、チャネル長が短くなり、オン抵抗やゲート容
量やスイッチングノイズの低減化が図れる。例えば、ス
イッチングノイズについては次のようになる。
行方向に関して位置ずれを極めて小さくできるので、合
わせマージンが少なくて済み、これより、チャネル長方
向に関して最小加工寸法に近いパターンを形成できる。
この結果、チャネル長が短くなり、オン抵抗やゲート容
量やスイッチングノイズの低減化が図れる。例えば、ス
イッチングノイズについては次のようになる。
スイッチングノイズは、ゲート容量ＣＧに比例する。ゲ
ート容量ＣＧ、チャネル長をＬＣ，チャネル方向のゲー
ト電極２とソース電極５との重なり寸法をΔＬＳ，チャ
ネル方向のゲート電極２とドレイン電極６との重なり寸
法をΔＬＤ，ゲート幅をＷとすると、 ε０εｒｗ（ＬＣ＋ΔＬＳ＋ΔＬＤ）／ｔｏｘ ここで、ε０は真空の誘電率，εｒはゲート絶縁膜３の
比誘電率，ｔｏｘはゲート絶縁膜３の膜厚である。
ート容量ＣＧ、チャネル長をＬＣ，チャネル方向のゲー
ト電極２とソース電極５との重なり寸法をΔＬＳ，チャ
ネル方向のゲート電極２とドレイン電極６との重なり寸
法をΔＬＤ，ゲート幅をＷとすると、 ε０εｒｗ（ＬＣ＋ΔＬＳ＋ΔＬＤ）／ｔｏｘ ここで、ε０は真空の誘電率，εｒはゲート絶縁膜３の
比誘電率，ｔｏｘはゲート絶縁膜３の膜厚である。
上式からΔＬＳ，ΔＬＤが０．０１６μｍ，０．０４μ
ｍ，１．２μｍ，３μｍの場合のゲート容量ＣＧを評価
した。これらの値は前述のパターン位置ずれの上限
（１．５μｍ，０．０１μｍ）、下限（０．６μｍ，
０．００４μｍ）の２倍である。２倍としたのは、合わ
せマージンとして、パターン位置ずれの２倍を見込む必
要があるからである。
ｍ，１．２μｍ，３μｍの場合のゲート容量ＣＧを評価
した。これらの値は前述のパターン位置ずれの上限
（１．５μｍ，０．０１μｍ）、下限（０．６μｍ，
０．００４μｍ）の２倍である。２倍としたのは、合わ
せマージンとして、パターン位置ずれの２倍を見込む必
要があるからである。
下表は、その結果で、ΔＬＳ，ΔＬＤが０のときの値を
１とした場合の相対値である。
１とした場合の相対値である。
なお、ＬＣの代表値として３μｍ，１０μｍを選んだ。
これは基板寸法が大きい場合には、通常、ＬＣが３〜１
０μｍとなるからである。また、Ｗは一定とした。
これは基板寸法が大きい場合には、通常、ＬＣが３〜１
０μｍとなるからである。また、Ｗは一定とした。
この表から従来の場合（ΔＬＳ，ΔＬＤ＝１．２，３）
には、相対ゲート容量の値は１．２４，１，６，１．
８，３となり、２〜３程度であることが分かる。一方、
本実施例の場合（ΔＬＳ，ΔＬＤ＝０．０１６，０．０
４）には、相対ゲート容量の値は１．００２〜１．０１
で、ΔＬＳ，ΔＬＤが０の場合の値（＝１）に十分近い
ことが分かる。このように、本実施例によれば、ゲート
容量を十分小さくできるので、それに比例するスイッチ
ングノイズも十分低減できる。
には、相対ゲート容量の値は１．２４，１，６，１．
８，３となり、２〜３程度であることが分かる。一方、
本実施例の場合（ΔＬＳ，ΔＬＤ＝０．０１６，０．０
４）には、相対ゲート容量の値は１．００２〜１．０１
で、ΔＬＳ，ΔＬＤが０の場合の値（＝１）に十分近い
ことが分かる。このように、本実施例によれば、ゲート
容量を十分小さくできるので、それに比例するスイッチ
ングノイズも十分低減できる。
かくして本実施例によれば、チャネル長方向のパターン
位置ずれを小さくできるので合わせマージンが少なくて
済み、これより、チャネル長方向に関して最小加工寸法
に近いパターンを形成できる。この結果、チャネル長が
短くなり、オン抵抗やゲート容量やスイッチングノイズ
の低減化が図れる。
位置ずれを小さくできるので合わせマージンが少なくて
済み、これより、チャネル長方向に関して最小加工寸法
に近いパターンを形成できる。この結果、チャネル長が
短くなり、オン抵抗やゲート容量やスイッチングノイズ
の低減化が図れる。
なお、薄膜トランジスタ形成領域７の長手方向において
はフォトマスク，基板の熱膨脹や、フォトマスクの描画
精度低下による電極形成位置の誤差が大きくなるが、こ
の方向では電極のオーバーラップ部等がなく位置精度は
あまり要求されないため問題はない。また、第１図では
各々の薄膜トランジスタのゲート電極が分離されている
が、各トランジスタを同時に動作させるような用途では
全ゲート電極を共通に形成することも可能である。その
場合、ゲート電極のゲート長Ｌ（チャネル長）を一定に
揃えておけばキャリア走行方向に直角な方向、すなわち
薄膜トランジスタ形成領域の長手方向での位置合せはほ
とんど必要がなくなり、さらに有利である。
はフォトマスク，基板の熱膨脹や、フォトマスクの描画
精度低下による電極形成位置の誤差が大きくなるが、こ
の方向では電極のオーバーラップ部等がなく位置精度は
あまり要求されないため問題はない。また、第１図では
各々の薄膜トランジスタのゲート電極が分離されている
が、各トランジスタを同時に動作させるような用途では
全ゲート電極を共通に形成することも可能である。その
場合、ゲート電極のゲート長Ｌ（チャネル長）を一定に
揃えておけばキャリア走行方向に直角な方向、すなわち
薄膜トランジスタ形成領域の長手方向での位置合せはほ
とんど必要がなくなり、さらに有利である。
この発明の他の実施例を第２図および第３図に示す。第
２図および第３図においては、簡単のため第１図（ａ）
と同様にゲート電極２，ソースおよびドレイン電極５，
６の位置関係のみを示している。すなわち、第１図の実
施例においてはゲート電極２を同一直線選上にライン状
に配列したが、第２図の実施例に示すようにゲート電極
２を千鳥状に配列して形成してもよい。この場合、チャ
ネル幅Ｗが大きくとれ、相互コンダクタンスｇｍの大き
な、すなわちオン抵抗のより小さな良好な特性を有した
薄膜トランジスタを高密度に集積することができる。
２図および第３図においては、簡単のため第１図（ａ）
と同様にゲート電極２，ソースおよびドレイン電極５，
６の位置関係のみを示している。すなわち、第１図の実
施例においてはゲート電極２を同一直線選上にライン状
に配列したが、第２図の実施例に示すようにゲート電極
２を千鳥状に配列して形成してもよい。この場合、チャ
ネル幅Ｗが大きくとれ、相互コンダクタンスｇｍの大き
な、すなわちオン抵抗のより小さな良好な特性を有した
薄膜トランジスタを高密度に集積することができる。
第３図に示す実施例は、ソースおよびドレイン電極５，
６を櫛型構造とした場合の例である。この場合、ソース
・ドレイン電極５，６間を流れる電流は主に薄膜トラン
ジスタ形成領域７の長手方向に直角な方向を流れるキャ
リアによるものであるから、この発明によれば長手方向
に直角な方向において電極の位置合せ精度が高いため、
チャネル幅Ｗが大きくとれ、同様にｇｍの大きい薄膜ト
ランジスタを高密度に集積できることになる。
６を櫛型構造とした場合の例である。この場合、ソース
・ドレイン電極５，６間を流れる電流は主に薄膜トラン
ジスタ形成領域７の長手方向に直角な方向を流れるキャ
リアによるものであるから、この発明によれば長手方向
に直角な方向において電極の位置合せ精度が高いため、
チャネル幅Ｗが大きくとれ、同様にｇｍの大きい薄膜ト
ランジスタを高密度に集積できることになる。
なお、この発明は上記した実施例に限定されるものでは
なく、例えば第１図（ｂ）では薄膜トランジスタとして
逆スタガ構造のものを示したが、スタガ構造あるいはコ
プレーナ構造の絶縁ゲート型トランジスタであっても同
様である。また、実施例では薄膜トランジスタの活性層
として非晶質半導体膜を用いたが、高い移動度の膜形成
を目的としたＳＯＩ（Ｓilicon−Ｏｎ−Ｉnsulator）を
用いて絶縁性基板上に大面積に結晶シリコン膜を形成し
た場合にも、この発明を適用することができる。
なく、例えば第１図（ｂ）では薄膜トランジスタとして
逆スタガ構造のものを示したが、スタガ構造あるいはコ
プレーナ構造の絶縁ゲート型トランジスタであっても同
様である。また、実施例では薄膜トランジスタの活性層
として非晶質半導体膜を用いたが、高い移動度の膜形成
を目的としたＳＯＩ（Ｓilicon−Ｏｎ−Ｉnsulator）を
用いて絶縁性基板上に大面積に結晶シリコン膜を形成し
た場合にも、この発明を適用することができる。
この発明に係る薄膜集積回路は薄膜トランジスタのみを
基板上に形成した装置に限られず、薄膜トランジスタを
他の薄膜素子と共に同一基板上に集積形成した各種デバ
イスに適用することができる。すなわち、長尺な１次元
光電変換素子アレイと薄膜トランジスタを主体とした信
号読出し回路を同一基板上に集積形成した密着型イメー
ジセンサや長尺型イメージセンサ、あるいは液晶表示素
子を用いたディスプレイ装置、薄膜による発熱抵抗体ア
レイと薄膜トランジスタを用いた駆動回路を同一基板上
に集積形成したサーマルヘッド等である。特に、イメー
ジセンサの場合には光電変換素子として、前記実施例で
説明したような薄膜トランジスタと類似した非晶質半導
体を金属電極と透光性電極でサンドイッチしたような構
造のフォトダイオードを使用できるため、薄膜トランジ
スタと光電変換素子とを同時に形成することができ、極
めて好適である。
基板上に形成した装置に限られず、薄膜トランジスタを
他の薄膜素子と共に同一基板上に集積形成した各種デバ
イスに適用することができる。すなわち、長尺な１次元
光電変換素子アレイと薄膜トランジスタを主体とした信
号読出し回路を同一基板上に集積形成した密着型イメー
ジセンサや長尺型イメージセンサ、あるいは液晶表示素
子を用いたディスプレイ装置、薄膜による発熱抵抗体ア
レイと薄膜トランジスタを用いた駆動回路を同一基板上
に集積形成したサーマルヘッド等である。特に、イメー
ジセンサの場合には光電変換素子として、前記実施例で
説明したような薄膜トランジスタと類似した非晶質半導
体を金属電極と透光性電極でサンドイッチしたような構
造のフォトダイオードを使用できるため、薄膜トランジ
スタと光電変換素子とを同時に形成することができ、極
めて好適である。
第１図（ａ）（ｂ）はこの発明の一実施例に係る薄膜集
積回路の平面図およびＡ−Ａ′断面図、第２図および第
３図はこの発明の他の実施例に係る薄膜集積回路の平面
図、第４図および第５図は本発明の効果を説明するため
の図である。 １…基板、２…ゲート電極、３…ゲート絶縁膜、４…非
晶質半導体膜、４′…ｎ＋ドーピング層、５…ソース電
極、６…ドレイン電極、７…薄膜トランジスタ形成領
域、８…オーバーラップ部。
積回路の平面図およびＡ−Ａ′断面図、第２図および第
３図はこの発明の他の実施例に係る薄膜集積回路の平面
図、第４図および第５図は本発明の効果を説明するため
の図である。 １…基板、２…ゲート電極、３…ゲート絶縁膜、４…非
晶質半導体膜、４′…ｎ＋ドーピング層、５…ソース電
極、６…ドレイン電極、７…薄膜トランジスタ形成領
域、８…オーバーラップ部。
Claims (5)
- 【請求項１】一方の辺方向が他方のそれより長い基板に
フォトマスクを用いて、キャリア走行方向が同一である
複数の薄膜絶縁ゲート型電界効果トランジスタを前記基
板に形成する工程を有する薄膜集積回路の製造方法にお
いて、 前記基板の長辺方向、前記複数の薄膜絶縁ゲート型電界
効果トランジスタの形成領域の長辺方向および前記フォ
トマスクの長辺方向を前記薄膜トランジスタのチャネル
幅方向に一致させ、且つ前記基板の短辺方向、前記複数
の薄膜絶縁ゲート型電界効果トランジスタの形成領域の
短辺方向および前記フォトマスクの短辺方向を前記薄膜
絶縁ゲート型電界効果トランジスタのチャネル長方向に
一致させたことを特徴とする薄膜集積回路の製造方法。 - 【請求項２】前記薄膜絶縁ゲート型電界効果トランジス
タのゲート電極がゲート幅方向に配列されていることを
特徴とする特許請求の範囲第１項記載の薄膜集積回路の
製造方法。 - 【請求項３】前記薄膜絶縁ゲート型電界効果トランジス
タのゲート電極の配列が直線状であることを特徴とする
特許請求の範囲第１項記載の薄膜集積回路の製造方法。 - 【請求項４】前記薄膜絶縁ゲート型電界効果トランジス
タのゲート電極の配列が千鳥状であることを特徴とする
特許請求の範囲第２項記載の薄膜集積回路の製造方法。 - 【請求項５】前記薄膜絶縁ゲート型電界効果トランジス
タは他の薄膜素子と共に同一基板上に形成されているこ
とを特徴とする特許請求の範囲第１項，第２項，第３項
または第４項記載の薄膜集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202728A JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202728A JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238095A Division JPH07202218A (ja) | 1995-01-30 | 1995-01-30 | 薄膜集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180864A JPS6180864A (ja) | 1986-04-24 |
| JPH069214B2 true JPH069214B2 (ja) | 1994-02-02 |
Family
ID=16462176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202728A Expired - Lifetime JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069214B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1757123A (zh) * | 2003-01-14 | 2006-04-05 | 波尔伊克两合公司 | 有机场效应晶体管和集成电路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
| JPS6252949B2 (ja) * | 1980-12-23 | 1987-11-07 | Sony Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0353512Y2 (ja) * | 1985-09-20 | 1991-11-22 |
-
1984
- 1984-09-27 JP JP59202728A patent/JPH069214B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6252949B2 (ja) * | 1980-12-23 | 1987-11-07 | Sony Corp | |
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6180864A (ja) | 1986-04-24 |
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