JPS6180864A - 薄膜集積回路の製造方法 - Google Patents
薄膜集積回路の製造方法Info
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- JPS6180864A JPS6180864A JP20272884A JP20272884A JPS6180864A JP S6180864 A JPS6180864 A JP S6180864A JP 20272884 A JP20272884 A JP 20272884A JP 20272884 A JP20272884 A JP 20272884A JP S6180864 A JPS6180864 A JP S6180864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、同一基板上に複数の薄膜トランジスタを集
積形成した薄膜集積回路に関する。
積形成した薄膜集積回路に関する。
近年、主に大面積デバイスの実現を目的としてアモルフ
ァスシリコン（ａ−８ｉ ）等の非晶質半導体膜を用い
た１ｉＩＩＩｌトランジスタの開発が精力的に進められ
ている。薄膜トランジスタとしては、ＭＩＳ ＦＥＴ
（ｔ８縁ゲート型電界効果トランジスタ）構造のものが
特に有望である。
ァスシリコン（ａ−８ｉ ）等の非晶質半導体膜を用い
た１ｉＩＩＩｌトランジスタの開発が精力的に進められ
ている。薄膜トランジスタとしては、ＭＩＳ ＦＥＴ
（ｔ８縁ゲート型電界効果トランジスタ）構造のものが
特に有望である。
ところで、このような薄膜トランジスタではグー１〜電
極とソースおよびドレイン１極との相対位置精度が重要
であり、もし相対位置のずれによりゲート電極とソース
およびドレインｆｆ１１Ｍ１との間に平面的に見てギャ
ップがあると、そのオン抵抗が高くなることが知られて
いる。このため従来ではゲート電極とソースおよびドレ
イン電極とを一部オーバーラップさせ、そのオーバーラ
ツプ部で両者間の位置ずれを吸収していたが、このよう
なオーバーラツプ部を設けるとゲート・ソース間および
ゲート・ドレイン間の静電容量が増加し、スイッチング
ノイズの増大等の弊害を招くという問題があった。
極とソースおよびドレイン１極との相対位置精度が重要
であり、もし相対位置のずれによりゲート電極とソース
およびドレインｆｆ１１Ｍ１との間に平面的に見てギャ
ップがあると、そのオン抵抗が高くなることが知られて
いる。このため従来ではゲート電極とソースおよびドレ
イン電極とを一部オーバーラップさせ、そのオーバーラ
ツプ部で両者間の位置ずれを吸収していたが、このよう
なオーバーラツプ部を設けるとゲート・ソース間および
ゲート・ドレイン間の静電容量が増加し、スイッチング
ノイズの増大等の弊害を招くという問題があった。
一方、薄膜トランジスタを使用するイメージセンサ等の
デバイスの大面積化や長尺化が進むと、電極形成のため
のフォトマスク、Ｍ板等の熱膨張による変位量の増大や
、フォトマスクの描画精度の低下により、ゲートＩ ｆ
ｆｆｉとソースおよびドレイン電極との位置ずれが増大
するので、上記オーバーラツプ部をより大きくとる必要
が生じ、オーバーラツプ部の存在に起因する問題もます
ます顕箸となる。
デバイスの大面積化や長尺化が進むと、電極形成のため
のフォトマスク、Ｍ板等の熱膨張による変位量の増大や
、フォトマスクの描画精度の低下により、ゲートＩ ｆ
ｆｆｉとソースおよびドレイン電極との位置ずれが増大
するので、上記オーバーラツプ部をより大きくとる必要
が生じ、オーバーラツプ部の存在に起因する問題もます
ます顕箸となる。
この発明の目的は、薄膜トランジスタにおける複数の電
極の位置合せを高精度に行なうことかできる薄膜集積回
路を提供するどとにある。
極の位置合せを高精度に行なうことかできる薄膜集積回
路を提供するどとにある。
この発明は同一基板上に複数の薄膜トランジスタを形成
してなる薄膜集積回路において、複数の薄膜トランジス
タのそれぞれのキャリア走行方向を同一にして、これら
複数の薄膜トランジスタ形成領域をキャリア走行方向の
寸法よりキャリア走行方向に直角な方向の寸法の方が大
きい形状にしたことを特徴とする。
してなる薄膜集積回路において、複数の薄膜トランジス
タのそれぞれのキャリア走行方向を同一にして、これら
複数の薄膜トランジスタ形成領域をキャリア走行方向の
寸法よりキャリア走行方向に直角な方向の寸法の方が大
きい形状にしたことを特徴とする。
薄膜トランジスタが絶縁ゲート型電界効果トランジスタ
の場合を例にとれば、ゲート電極がゲート幅方向に配列
されることによって、それぞれのトランジスタのキャリ
ア走行方向が平行となる。
の場合を例にとれば、ゲート電極がゲート幅方向に配列
されることによって、それぞれのトランジスタのキャリ
ア走行方向が平行となる。
このときゲート長方向、すなわちゲート電極とソースお
よびドレイン電極とのオーバーラツプ部のオーバーラツ
プ方向が薄膜トランジスタ形成￥ｒ４Ｖｊ。
よびドレイン電極とのオーバーラツプ部のオーバーラツ
プ方向が薄膜トランジスタ形成￥ｒ４Ｖｊ。
の短辺方向となる。
１〔発明の効果〕 この発明によれば、薄膜トランジスタの形成領域がキャ
リア走行方向に短く、キャリア走行方向に直角な方向に
長い形状であることにより、フォトマスク、基板等の熱
膨張や、フォトマスクの描画精度の低下等に起因する薄
膜トランジスタの電（ζ間の相対的な位置ずれを極めて
小さくすることができる。
１〔発明の効果〕 この発明によれば、薄膜トランジスタの形成領域がキャ
リア走行方向に短く、キャリア走行方向に直角な方向に
長い形状であることにより、フォトマスク、基板等の熱
膨張や、フォトマスクの描画精度の低下等に起因する薄
膜トランジスタの電（ζ間の相対的な位置ずれを極めて
小さくすることができる。
すなわち、フォトマスク、基板等の熱膨張による単位長
さ当りの変位ｍは大面積になるほど増大し、またフォト
マスクの描画精度も大面積のものほど低下するという傾
向があり、これらの影響による電極等の形成位置の誤差
は長尺な基板上でみれば長手方向で大きく、短い方向で
小さくなる。
さ当りの変位ｍは大面積になるほど増大し、またフォト
マスクの描画精度も大面積のものほど低下するという傾
向があり、これらの影響による電極等の形成位置の誤差
は長尺な基板上でみれば長手方向で大きく、短い方向で
小さくなる。
この発明によれば、絶縁ゲート型電界効果トランジスタ
の場合を例にとると、トランジスタの形成領域の形状は
ゲート幅方向に大きく、これと直角方向であるゲート長
方向（キャリア走行方向）、すなわちゲート電極とソー
スおよびドレイン電極とのオーバーラツプ部のオーバー
ラツプ方向において小さいので、結局ゲート電極とソー
スおよびドレイン電極との相対位置精度を高くとること
ができ、オーバーラツプ屋を最小限に小さくすることが
可能となる。従ってオン抵抗が低く、またスイッチング
ノイズの小さな良好な特性を有した薄膜トランジスタが
集積された薄膜集積回路を実現することができる。
の場合を例にとると、トランジスタの形成領域の形状は
ゲート幅方向に大きく、これと直角方向であるゲート長
方向（キャリア走行方向）、すなわちゲート電極とソー
スおよびドレイン電極とのオーバーラツプ部のオーバー
ラツプ方向において小さいので、結局ゲート電極とソー
スおよびドレイン電極との相対位置精度を高くとること
ができ、オーバーラツプ屋を最小限に小さくすることが
可能となる。従ってオン抵抗が低く、またスイッチング
ノイズの小さな良好な特性を有した薄膜トランジスタが
集積された薄膜集積回路を実現することができる。
第１図はこの発明の一実施例として複数の薄膜絶縁ゲー
ト型電界効果トランジスタを同一基板上に集積した薄膜
集積回路の構成を示すもので、（ａ）は平面図、（ｂ）
はＡ−Ａ’ 断面図である。
ト型電界効果トランジスタを同一基板上に集積した薄膜
集積回路の構成を示すもので、（ａ）は平面図、（ｂ）
はＡ−Ａ’ 断面図である。
なお、第１図（ａ）の平面図では簡単のためゲート電極
とソースおよびドレイン電極との位置関係のみを示して
いる。
とソースおよびドレイン電極との位置関係のみを示して
いる。
第１図において、基板１は例えばカラス、グレーズドセ
ラミック、ポリイミド等からなる絶縁性基板であり、こ
の基板１上に１ｙｌｏ、 Ｏｒ、 ｐｏｌｙ −８１等
からなるゲート電極２が一列に形成されている。ゲート
電極２は例えば基板１上に上記Ｃｒ等の金花を真空蒸着
等により着膜し、フォトリソグラフィ技術により形成さ
れる。ゲート電極２の上部にゲート絶縁膜３として例え
ばＳｉＯ２゜８ｉＮｘ膜等がＣＶＤ法等により形成され
ている。
ラミック、ポリイミド等からなる絶縁性基板であり、こ
の基板１上に１ｙｌｏ、 Ｏｒ、 ｐｏｌｙ −８１等
からなるゲート電極２が一列に形成されている。ゲート
電極２は例えば基板１上に上記Ｃｒ等の金花を真空蒸着
等により着膜し、フォトリソグラフィ技術により形成さ
れる。ゲート電極２の上部にゲート絶縁膜３として例え
ばＳｉＯ２゜８ｉＮｘ膜等がＣＶＤ法等により形成され
ている。
また、ゲート絶縁１１３上にはａ−ｓ ｔ 、 ｐｏｌ
ｙ−８１等の非晶質半導体膜４が同様にＣＶＤ法等によ
り形成されている。非晶質半導体膜４の最上部には、そ
の上に形成されるソースおよびドレインｆｆ１ｌａ５．
６とのオーミックコンタクトをとるためのｎ＋ドーピン
グ層４′が形成されている。ソースおよびドレイン′Ｆ
４ｔｌｌ！５．６はゲート電極２と同様、半導体１１４
上にＡ１等を＠膜し、フォトリソグラフィ技術により形
成される。なお、ｎ＋ドーピング層４′はソースおよび
ドレイン電極５．６をマスクとしてチャネルｍ域をエツ
チングすればよい。
ｙ−８１等の非晶質半導体膜４が同様にＣＶＤ法等によ
り形成されている。非晶質半導体膜４の最上部には、そ
の上に形成されるソースおよびドレインｆｆ１ｌａ５．
６とのオーミックコンタクトをとるためのｎ＋ドーピン
グ層４′が形成されている。ソースおよびドレイン′Ｆ
４ｔｌｌ！５．６はゲート電極２と同様、半導体１１４
上にＡ１等を＠膜し、フォトリソグラフィ技術により形
成される。なお、ｎ＋ドーピング層４′はソースおよび
ドレイン電極５．６をマスクとしてチャネルｍ域をエツ
チングすればよい。
第１図（ａ）に示すように、この薄膜集積回路において
は各薄膜トランジスタのゲート電極２がゲート幅Ｗの方
向に直線状に配列されており、薄膜トランジスタ形成ｉ
ａ域７の形状はキャリア走行方向（ゲート長しの方向）
の寸法に比べ、これと直角な方向（ゲート幅Ｗの方向）
の寸法が大きくなっている。従って、ゲート電極２やソ
ースおよびドレイン電極５，６を形成するときに使用す
るフォトマスクの熱膨張や基板１の熱膨張による変位量
あるいはフォトマスクの描画誤差は、薄膜トランジスタ
形成領ＩｊＸ７の短辺方向で小さいので、この方向にお
いて一直線に並んだゲート電極２とソースおよびドレイ
ン電極５．６との間の相対位置精度を高くできる。この
ため、ゲート電極２とソースおよびドレインＩｔ１５．
６とのオーバーラツプ部８を最小限に止どめることが可
能となる。
は各薄膜トランジスタのゲート電極２がゲート幅Ｗの方
向に直線状に配列されており、薄膜トランジスタ形成ｉ
ａ域７の形状はキャリア走行方向（ゲート長しの方向）
の寸法に比べ、これと直角な方向（ゲート幅Ｗの方向）
の寸法が大きくなっている。従って、ゲート電極２やソ
ースおよびドレイン電極５，６を形成するときに使用す
るフォトマスクの熱膨張や基板１の熱膨張による変位量
あるいはフォトマスクの描画誤差は、薄膜トランジスタ
形成領ＩｊＸ７の短辺方向で小さいので、この方向にお
いて一直線に並んだゲート電極２とソースおよびドレイ
ン電極５．６との間の相対位置精度を高くできる。この
ため、ゲート電極２とソースおよびドレインＩｔ１５．
６とのオーバーラツプ部８を最小限に止どめることが可
能となる。
なお、薄膜トランジスタ形成領Ｉｔｉ７の長手方向にお
いてはフォトマスク、基板の熱膨張や、フォトマスクの
描画精度低下による１穫形成位置の誤差が大きくなるが
、この方向では電極のオーバーラツプ部等がなく位置精
度はあまり要求されないため問題はない。また、第１図
では各々の薄膜トランジスタのゲート電極が分離されて
いるが、各トランジスタを同時に動作させるような用途
では全ゲート電極を共通に形成することも可能である。
いてはフォトマスク、基板の熱膨張や、フォトマスクの
描画精度低下による１穫形成位置の誤差が大きくなるが
、この方向では電極のオーバーラツプ部等がなく位置精
度はあまり要求されないため問題はない。また、第１図
では各々の薄膜トランジスタのゲート電極が分離されて
いるが、各トランジスタを同時に動作させるような用途
では全ゲート電極を共通に形成することも可能である。
その場合、ゲート電極のゲート長しくチャネル長）を一
定に揃えておけばキャリア走行方向に直角な方向、すな
わち薄膜トランジスタ形成領域の長手方向での位置合せ
はほとんど必要がなくなり、さらに有利である。
定に揃えておけばキャリア走行方向に直角な方向、すな
わち薄膜トランジスタ形成領域の長手方向での位置合せ
はほとんど必要がなくなり、さらに有利である。
この発明の他の実施例を第２図および第３図にホす。第
２図および第３図においては、簡単のため第１図（ａ）
と同様にゲート電極２．ソースおよびドレイン１庫５，
６の位置関係のみを示している。すなわち、第１図の実
施例においてはゲーｊ−電戊２を同一直線上にライン状
に配列したが、第２図の実施例に示すようにゲート電極
２を壬為状に配列して形成してもよい。この場合、チャ
ネル幅Ｗが大きくとれ、（自互コンダクタンスｇｍの大
きな、すなわちオン抵抗のより小さな良好な特性を有し
た薄膜トランジスタを高密度に集積することができる。
２図および第３図においては、簡単のため第１図（ａ）
と同様にゲート電極２．ソースおよびドレイン１庫５，
６の位置関係のみを示している。すなわち、第１図の実
施例においてはゲーｊ−電戊２を同一直線上にライン状
に配列したが、第２図の実施例に示すようにゲート電極
２を壬為状に配列して形成してもよい。この場合、チャ
ネル幅Ｗが大きくとれ、（自互コンダクタンスｇｍの大
きな、すなわちオン抵抗のより小さな良好な特性を有し
た薄膜トランジスタを高密度に集積することができる。
第３図に示す実施例は、ソースおよびドレイン電極５．
６を櫛型（Ｍ造とした場合の例である。この“１３合、
ソース・トレインＷｔ１５．６間を流れる電流は主に薄
膜トランジスタ形成領域７の長手方向に直角な方向を流
れるキャリアによるものであるから、この発明によれば
長手方向に直角な方向において電極の位置合せ精度が高
いため、チャネル幅Ｗが大きくとれ、同様にＱｍの大き
い薄膜トランジスタを高密度に集積できることになる。
６を櫛型（Ｍ造とした場合の例である。この“１３合、
ソース・トレインＷｔ１５．６間を流れる電流は主に薄
膜トランジスタ形成領域７の長手方向に直角な方向を流
れるキャリアによるものであるから、この発明によれば
長手方向に直角な方向において電極の位置合せ精度が高
いため、チャネル幅Ｗが大きくとれ、同様にＱｍの大き
い薄膜トランジスタを高密度に集積できることになる。
なお、この発明は上記した実ＭｆＭに限定されるもので
はなく、例えば第１図（ｂ）では簿膜トラ −ンリスタ
として逆スタガ構造のものを示したが、スタガ構造ある
いはコプレーナ構造の絶縁ゲート型トランジスタであっ
ても同様である。また、実施例では薄膜トランジスタの
活性層として非晶質半導体膜を用いたが、高い移動度の
模形成を目的としたＳ○ｒ （Ｓ １ｌｉｃｏｎ−Ｏｎ
−１ｎ５ｕｌａｔｏｒ）を用いて絶縁性基板上に大面
積に結晶シリコン膜を形成した場合にも、この発明を適
用することができる。
はなく、例えば第１図（ｂ）では簿膜トラ −ンリスタ
として逆スタガ構造のものを示したが、スタガ構造ある
いはコプレーナ構造の絶縁ゲート型トランジスタであっ
ても同様である。また、実施例では薄膜トランジスタの
活性層として非晶質半導体膜を用いたが、高い移動度の
模形成を目的としたＳ○ｒ （Ｓ １ｌｉｃｏｎ−Ｏｎ
−１ｎ５ｕｌａｔｏｒ）を用いて絶縁性基板上に大面
積に結晶シリコン膜を形成した場合にも、この発明を適
用することができる。
この発明に係る薄膜集積回路は薄膜トランジスタのみを
基板上に形成した装置に限られず、薄膜トランジスタを
他の７７９膜素子と共に同−基板上に集積形成した各種
デバイスに適用することができる。すなわち、長尺な１
次元光電変換素子アレイと薄膜トランジスタを主体とし
た信号読出し回路を同一基板上に集積形成した＝Ｓ型イ
メージセンサや長尺型イメージセンサ、あるいは液晶表
示素子を用いたディスプレイ装置、薄膜による発熱抵抗
体アレイと薄膜トランジスタを用いた駆動回路を同一基
板上に集積形成したサーマルヘッド等である。特に、イ
メージセンサの場合には光電変換素子として、前記実施
例で説明したような薄膜トランジスタと類似した非晶質
半導体を金属電極と透光性電極でサンドインチしたよう
な構造のフォトダイオードを使用できるため、簿膜トラ
ンジスタと光電変換素子とを同時に形成することができ
、１屯めで好適である。
基板上に形成した装置に限られず、薄膜トランジスタを
他の７７９膜素子と共に同−基板上に集積形成した各種
デバイスに適用することができる。すなわち、長尺な１
次元光電変換素子アレイと薄膜トランジスタを主体とし
た信号読出し回路を同一基板上に集積形成した＝Ｓ型イ
メージセンサや長尺型イメージセンサ、あるいは液晶表
示素子を用いたディスプレイ装置、薄膜による発熱抵抗
体アレイと薄膜トランジスタを用いた駆動回路を同一基
板上に集積形成したサーマルヘッド等である。特に、イ
メージセンサの場合には光電変換素子として、前記実施
例で説明したような薄膜トランジスタと類似した非晶質
半導体を金属電極と透光性電極でサンドインチしたよう
な構造のフォトダイオードを使用できるため、簿膜トラ
ンジスタと光電変換素子とを同時に形成することができ
、１屯めで好適である。
第１図（ａ）（ｂ）はこの発明の一実施例に係る薄膜集
積回路の平面図およびＡ−Ａ’断面図、第２図および第
３図はこの発明の他の実施例に係る薄膜集積回路の平面
図である。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・非晶質半導体膜、４′・・・ｎ＋ドーピ
ング層、５・・・ソース電極、６・・・ドレイン電極、
７・・・薄膜トランジスタ形成領域、８・・・オーバー
ラツプ部。
積回路の平面図およびＡ−Ａ’断面図、第２図および第
３図はこの発明の他の実施例に係る薄膜集積回路の平面
図である。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・非晶質半導体膜、４′・・・ｎ＋ドーピ
ング層、５・・・ソース電極、６・・・ドレイン電極、
７・・・薄膜トランジスタ形成領域、８・・・オーバー
ラツプ部。
Claims (6)
- （１）同一基板上に複数の薄膜トランジスタを形成して
なる薄膜集積回路において、前記複数の薄膜トランジス
タのそれぞれのキャリア走行方向を同一にして、これら
複数の薄膜トランジスタ形成領域を前記キャリア走行方
向の寸法よりキャリア走行方向に直角な方向の寸法の方
が大きい形状にしたことを特徴とする薄膜集積回路。 - （２）薄膜トランジスタは絶縁ゲート型電界効果トラン
ジスタであることを特徴とする特許請求の範囲第１項記
載の薄膜集積回路。 - （３）絶縁ゲート型電界効果トランジスタのゲート電極
がゲート幅方向に配列されていることを特徴とする特許
請求の範囲第２項記載の薄膜集積回路。 - （４）ゲート電極の配列が直線状であることを特徴とす
る特許請求の範囲第２項記載の薄膜集積回路。 - （５）ゲート電極の配列が千鳥状であることを特徴とす
る特許請求の範囲第２項記載の薄膜集積回路。 - （６）薄膜トランジスタは他の薄膜素子と共に同一基板
上に形成されていることを特徴とする特許請求の範囲第
１項、第２項、第３項、第４項または第５項記載の薄膜
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202728A JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202728A JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1238095A Division JPH07202218A (ja) | 1995-01-30 | 1995-01-30 | 薄膜集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6180864A true JPS6180864A (ja) | 1986-04-24 |
| JPH069214B2 JPH069214B2 (ja) | 1994-02-02 |
Family
ID=16462176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202728A Expired - Lifetime JPH069214B2 (ja) | 1984-09-27 | 1984-09-27 | 薄膜集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069214B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513578A (ja) * | 2003-01-14 | 2006-04-20 | ポリアイシー ゲーエムベーハー ウント コー、 カーゲー | 有機電界効果トランジスタおよび集積回路 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
| JPS6252949U (ja) * | 1985-09-20 | 1987-04-02 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57106047A (en) * | 1980-12-23 | 1982-07-01 | Sony Corp | Manufacture of semiconductor integrated circuit device |
-
1984
- 1984-09-27 JP JP59202728A patent/JPH069214B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596578A (ja) * | 1982-07-02 | 1984-01-13 | Sanyo Electric Co Ltd | 電界効果型トランジスタアレイ |
| JPS5961818A (ja) * | 1982-10-01 | 1984-04-09 | Seiko Epson Corp | 液晶表示装置 |
| JPS5994459A (ja) * | 1982-11-19 | 1984-05-31 | Sanyo Electric Co Ltd | アモルフアスシリコン電界効果型トランジスタ |
| JPS59165088A (ja) * | 1983-03-11 | 1984-09-18 | 株式会社リコー | 薄膜トランジスタのマトリクス・アレイ |
| JPS6252949U (ja) * | 1985-09-20 | 1987-04-02 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006513578A (ja) * | 2003-01-14 | 2006-04-20 | ポリアイシー ゲーエムベーハー ウント コー、 カーゲー | 有機電界効果トランジスタおよび集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH069214B2 (ja) | 1994-02-02 |
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