JPH01248668A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH01248668A JPH01248668A JP7726188A JP7726188A JPH01248668A JP H01248668 A JPH01248668 A JP H01248668A JP 7726188 A JP7726188 A JP 7726188A JP 7726188 A JP7726188 A JP 7726188A JP H01248668 A JPH01248668 A JP H01248668A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は液晶デイスプレィを形成するアクティブマトリ
クス基板、あるいはイメージセンサを形成する駆動回路
基板に用いる薄膜トランジスタの構造に関する。 ［従来の技術］ 従来の薄膜トランジスタは能動層の材料として特開昭５
８−１１５８５０に示されているような多結晶シリコン
を用いたものや、特開昭５８−１１３６６７に示されて
いるような非晶質シリコンを用いたものがあった。 ［発明が解決しようとする課！！］ しかし前述の従来技術による薄膜トランジスタは、能動
層が多結晶シリコンあるいは非晶質シリコンの単層で構
成されているため、その中を流れる電子あるいは正札の
電界効果移動度が低く、その結果次に記述するようない
くつかの問題点を有している。 ■）アクティブマトリクス基板の画素電極用スイツチン
グ素子とした場合、ゲート電圧に対しドレイン電流が少
なく、大きな液晶容量に高速に信号を書き込む場合、ゲ
ート電圧がより高くなり高耐圧のドライバＩＣが必要に
なり高価になることや、ゲート幅の大きな薄膜トランジ
スタが必要となり開口率が低下し画質が劣化する。 ２）アクティブマトリクス基板のソース線あるいはゲー
ト線に信号を送る駆動回路を相補型薄膜トランジスタで
形成する場合、ｎ型およびｐ型薄膜トランジスタのＯＮ
電流が小さいために高速動作が不可能で、駆動できるソ
ース線あるいはゲート線の総本数が制限され高解像度の
ドライバ内蔵デイプレイの実現が困難である。 ３）イメージセンサの駆動回路に薄膜トランジスタを用
いる場合も、上述と同様のことが言え、解像度の高いイ
メージセンサの実現が困難である。 そこで本発−明はこのような問題点を解決するためのも
ので、その目的とするところは、電解効果移動度が大き
く、ゲート電圧あるいはゲート幅が小さくても大きなＯ
Ｎ電流が流せ、高速動作が可能なｎ型およびｐ型チャネ
ルを持つ薄膜トランジスタを提供するところにある。
クス基板、あるいはイメージセンサを形成する駆動回路
基板に用いる薄膜トランジスタの構造に関する。 ［従来の技術］ 従来の薄膜トランジスタは能動層の材料として特開昭５
８−１１５８５０に示されているような多結晶シリコン
を用いたものや、特開昭５８−１１３６６７に示されて
いるような非晶質シリコンを用いたものがあった。 ［発明が解決しようとする課！！］ しかし前述の従来技術による薄膜トランジスタは、能動
層が多結晶シリコンあるいは非晶質シリコンの単層で構
成されているため、その中を流れる電子あるいは正札の
電界効果移動度が低く、その結果次に記述するようない
くつかの問題点を有している。 ■）アクティブマトリクス基板の画素電極用スイツチン
グ素子とした場合、ゲート電圧に対しドレイン電流が少
なく、大きな液晶容量に高速に信号を書き込む場合、ゲ
ート電圧がより高くなり高耐圧のドライバＩＣが必要に
なり高価になることや、ゲート幅の大きな薄膜トランジ
スタが必要となり開口率が低下し画質が劣化する。 ２）アクティブマトリクス基板のソース線あるいはゲー
ト線に信号を送る駆動回路を相補型薄膜トランジスタで
形成する場合、ｎ型およびｐ型薄膜トランジスタのＯＮ
電流が小さいために高速動作が不可能で、駆動できるソ
ース線あるいはゲート線の総本数が制限され高解像度の
ドライバ内蔵デイプレイの実現が困難である。 ３）イメージセンサの駆動回路に薄膜トランジスタを用
いる場合も、上述と同様のことが言え、解像度の高いイ
メージセンサの実現が困難である。 そこで本発−明はこのような問題点を解決するためのも
ので、その目的とするところは、電解効果移動度が大き
く、ゲート電圧あるいはゲート幅が小さくても大きなＯ
Ｎ電流が流せ、高速動作が可能なｎ型およびｐ型チャネ
ルを持つ薄膜トランジスタを提供するところにある。
本発明の薄膜トランジスタは、絶縁性基板上に形成され
た薄膜トランジスタ・において、前記薄膜トランジスタ
の能動層に、第一材料より成る第一半導体層と、第二材
料より成る第二半導体層が交互に積層された多層構造を
含むことを特徴としている。また前記第一材料として多
結晶シリコン、前記第二材料として多結晶ゲルマニウム
を用いること、あるいは前記第一材料として非晶質シリ
コン、前記第二材料として非晶質ゲルマニウムを用いる
ことを特徴としている。 〔作 用〕 室温における結晶性ゲルマニウムの電子および正孔の移
動度は、結晶性シリコンのそれらよりも大きな値を示す
０表１を参照のこと。 表１ 単位：Ｃｍ”／Ｖ−５６に れらの大小関係は結晶質が多結晶あるいは非晶質となっ
ても変わらない、したがってシリコンよりも移動度の大
きなゲルマニウムなどの材料を能動層に挿入することに
より薄膜トランジスタの移動度を増加できる。 〔実 施 例］ 本発明の実施例に基づきさらに詳述する。 （実施例１） 本発明の第一の実施例として第１図に多結晶シリコン層
と多結晶ゲルマニウム層を積層した多層膜を能動層に持
つｐ型チャネルの薄膜トランジスタの断面概略図を示す
、第１図において、石英ガラス基板１０１上に厚さが１
０００人の低不純物濃度ｉ型多結晶シリコン層１０２、
厚さが５００人の低不純物濃度ｉ型多結晶ゲルマニウム
層１０３および厚さが５００人の低不純物濃度ｉ型多結
晶シリコン層１０４を順次積層し多層膜を形成する。こ
の多層膜上にゲート絶縁膜として厚さ８００人の酸化シ
リコン膜１０５ｉ３よびその上にゲート電極となる多結
晶シリコン層１０６を形成する。多層膜の内部に、ゲー
ト電極下部の能動領域を残してボロンを拡散し、ｐ型の
ソース領域１０７およびドレイン領域１０８を形成する
。ソース領域およびドレイン領域表面のコンタクト孔を
残して全面を酸化シリコンより成るパッシベーション膜
１０９で覆い、ＩＴＯのソース電極１１０およびドレイ
ン電極１１１を形成する。能動領域の幅を５，０μｍ、
ゲート電極の幅を６μｍとした。 この薄膜トランジスタのソース電極を接地し。 ドレイン電極に一５ｖを印加した状態で、ゲート電極に
負電圧を印加していくとドレイン電流が流れ、ゲート電
圧−２０Ｖに対してドレイン電流は３１０μＡであった
。この値は従来の多結晶シリコンを能動層とする薄膜ト
ランジスタの値より約３倍大きなもので、キャリアの移
動度が増加したことを意味する。同ドレイン電圧でゲー
ト電極を接地したときドレイン電流は８０ｐＡであった
。 多結晶シリコンおよび多結晶ゲルマニウムの堆積法とし
て熱ＣＶＤ法を用いた。ゲート絶縁膜は堆積した多結晶
シリコンを熱酸化して形成した。 （実施例２） 本発明の第二の実施例として、第２図に非晶質シリコン
層と非晶質ゲルマニウム層を積層とした多層膜を能動層
に持つｎ型チャネルの薄膜トランジスタの断面概略図を
示す。第２図において、７０５９（コーニング社製）ガ
ラス基板２０１上にＣｒ金属より成るゲート電極２０２
を形成したのち、ゲート絶縁膜として３０００人のＳｉ
Ｎｘ膜２０３、能動層として５００人の非晶質シリコン
層２０４，５００人の非晶質ゲルマニウム層２０５．１
０００人の非晶質シリコン層２０６より成る多層膜を、
およびコンタクト層としてｎ９非晶質シリコン層２０７
をそれぞれ順次積層する。薄膜トランジスタを形成する
部分を残してこれらの積層膜をエツチング除去したのち
酸化シリコンのパッシベーション膜２０８を形成し、コ
ンタクトホールよりＡＩ２金属でソース電極２０９およ
びドレイン電極１１０をとり出す。 能動領域の幅を５０μｍ、ゲート電極の幅を５μｍとし
て、ソース電極とドレイン電極の間に１０ｖを印加し、
ソース電極に対しゲート電極電位をＩＯＶとしたとき、
ドレイン電流は１２μＡであった。この値は従来の非晶
質シリコンを能動層とする薄膜トランジスタの値と比較
して約２．５倍大きい、このことは多結晶を能動層に持
つ薄膜トランジスタと同様にキャリアの移動度が増加し
たことを意味する。なお、非晶質シリコン層および非晶
質シリコン層などはプラズマＣＶＤ法によって堆積させ
た。 以上の実施例によって本発明により薄膜トランジスタの
ＯＮ電流を従来のものより増加できることがわかった。 なお本実施例において半導体材料としてシリコンおよび
ゲルマニウムを用いたが、本発明の適用範囲はこれらの
材料のみならず、Ｃ，Ｓｉ、Ｇｅ、Ｓｎ等の第１Ｖ族及
びこれらの混晶、ＧａＡｓ、ＧａＰ、ＩｎＰ、Ｉ ｎＡ
ｓ等のＩＩＩ −Ｖ族及びこれらの混晶、Ｚｎ５ｅ、Ｚ
ｎＳ、ＺｎＴｅ、ＣｄＴｅ等のＩＩ−Ｖ’ｌ族及びこれ
らの混晶等を含む全ての半導体材料を用いた薄膜トラン
ジスタに適用できる。 ［発明の効果］ 本発明の薄膜トランジスタには次に述べるような格別な
る発明の効果がある。 （１）従来の薄膜トランジスタと同じ構造あるいは同じ
製造工程で作製できるため、従来の技術が応用できる。 （２）ｎ型チャネルとｐ型チャネルの両方において、キ
ャリアの移動度が増加できるので、高速の相補型回路が
構成でき、高精細液晶デイスプレィの実現が可能である
。
た薄膜トランジスタ・において、前記薄膜トランジスタ
の能動層に、第一材料より成る第一半導体層と、第二材
料より成る第二半導体層が交互に積層された多層構造を
含むことを特徴としている。また前記第一材料として多
結晶シリコン、前記第二材料として多結晶ゲルマニウム
を用いること、あるいは前記第一材料として非晶質シリ
コン、前記第二材料として非晶質ゲルマニウムを用いる
ことを特徴としている。 〔作 用〕 室温における結晶性ゲルマニウムの電子および正孔の移
動度は、結晶性シリコンのそれらよりも大きな値を示す
０表１を参照のこと。 表１ 単位：Ｃｍ”／Ｖ−５６に れらの大小関係は結晶質が多結晶あるいは非晶質となっ
ても変わらない、したがってシリコンよりも移動度の大
きなゲルマニウムなどの材料を能動層に挿入することに
より薄膜トランジスタの移動度を増加できる。 〔実 施 例］ 本発明の実施例に基づきさらに詳述する。 （実施例１） 本発明の第一の実施例として第１図に多結晶シリコン層
と多結晶ゲルマニウム層を積層した多層膜を能動層に持
つｐ型チャネルの薄膜トランジスタの断面概略図を示す
、第１図において、石英ガラス基板１０１上に厚さが１
０００人の低不純物濃度ｉ型多結晶シリコン層１０２、
厚さが５００人の低不純物濃度ｉ型多結晶ゲルマニウム
層１０３および厚さが５００人の低不純物濃度ｉ型多結
晶シリコン層１０４を順次積層し多層膜を形成する。こ
の多層膜上にゲート絶縁膜として厚さ８００人の酸化シ
リコン膜１０５ｉ３よびその上にゲート電極となる多結
晶シリコン層１０６を形成する。多層膜の内部に、ゲー
ト電極下部の能動領域を残してボロンを拡散し、ｐ型の
ソース領域１０７およびドレイン領域１０８を形成する
。ソース領域およびドレイン領域表面のコンタクト孔を
残して全面を酸化シリコンより成るパッシベーション膜
１０９で覆い、ＩＴＯのソース電極１１０およびドレイ
ン電極１１１を形成する。能動領域の幅を５，０μｍ、
ゲート電極の幅を６μｍとした。 この薄膜トランジスタのソース電極を接地し。 ドレイン電極に一５ｖを印加した状態で、ゲート電極に
負電圧を印加していくとドレイン電流が流れ、ゲート電
圧−２０Ｖに対してドレイン電流は３１０μＡであった
。この値は従来の多結晶シリコンを能動層とする薄膜ト
ランジスタの値より約３倍大きなもので、キャリアの移
動度が増加したことを意味する。同ドレイン電圧でゲー
ト電極を接地したときドレイン電流は８０ｐＡであった
。 多結晶シリコンおよび多結晶ゲルマニウムの堆積法とし
て熱ＣＶＤ法を用いた。ゲート絶縁膜は堆積した多結晶
シリコンを熱酸化して形成した。 （実施例２） 本発明の第二の実施例として、第２図に非晶質シリコン
層と非晶質ゲルマニウム層を積層とした多層膜を能動層
に持つｎ型チャネルの薄膜トランジスタの断面概略図を
示す。第２図において、７０５９（コーニング社製）ガ
ラス基板２０１上にＣｒ金属より成るゲート電極２０２
を形成したのち、ゲート絶縁膜として３０００人のＳｉ
Ｎｘ膜２０３、能動層として５００人の非晶質シリコン
層２０４，５００人の非晶質ゲルマニウム層２０５．１
０００人の非晶質シリコン層２０６より成る多層膜を、
およびコンタクト層としてｎ９非晶質シリコン層２０７
をそれぞれ順次積層する。薄膜トランジスタを形成する
部分を残してこれらの積層膜をエツチング除去したのち
酸化シリコンのパッシベーション膜２０８を形成し、コ
ンタクトホールよりＡＩ２金属でソース電極２０９およ
びドレイン電極１１０をとり出す。 能動領域の幅を５０μｍ、ゲート電極の幅を５μｍとし
て、ソース電極とドレイン電極の間に１０ｖを印加し、
ソース電極に対しゲート電極電位をＩＯＶとしたとき、
ドレイン電流は１２μＡであった。この値は従来の非晶
質シリコンを能動層とする薄膜トランジスタの値と比較
して約２．５倍大きい、このことは多結晶を能動層に持
つ薄膜トランジスタと同様にキャリアの移動度が増加し
たことを意味する。なお、非晶質シリコン層および非晶
質シリコン層などはプラズマＣＶＤ法によって堆積させ
た。 以上の実施例によって本発明により薄膜トランジスタの
ＯＮ電流を従来のものより増加できることがわかった。 なお本実施例において半導体材料としてシリコンおよび
ゲルマニウムを用いたが、本発明の適用範囲はこれらの
材料のみならず、Ｃ，Ｓｉ、Ｇｅ、Ｓｎ等の第１Ｖ族及
びこれらの混晶、ＧａＡｓ、ＧａＰ、ＩｎＰ、Ｉ ｎＡ
ｓ等のＩＩＩ −Ｖ族及びこれらの混晶、Ｚｎ５ｅ、Ｚ
ｎＳ、ＺｎＴｅ、ＣｄＴｅ等のＩＩ−Ｖ’ｌ族及びこれ
らの混晶等を含む全ての半導体材料を用いた薄膜トラン
ジスタに適用できる。 ［発明の効果］ 本発明の薄膜トランジスタには次に述べるような格別な
る発明の効果がある。 （１）従来の薄膜トランジスタと同じ構造あるいは同じ
製造工程で作製できるため、従来の技術が応用できる。 （２）ｎ型チャネルとｐ型チャネルの両方において、キ
ャリアの移動度が増加できるので、高速の相補型回路が
構成でき、高精細液晶デイスプレィの実現が可能である
。
第１図は本発明の第一の実施例を説明するためのもので
、多結晶シリコン層と多結晶ゲルマニウム層を積層した
多層膜を能動層に持つｐ型チャネルの薄膜トランジスタ
の断面概略図である。 第２図は本発明の第二の実施例を説明するためのもので
、非晶質シリコン層と非晶質ゲルマニウム層を積層した
多層膜を能動層に持つｎ型チャネルの薄膜トランジスタ
の断面概略図である。 １０１・・・石英ガラス基板 １０２・・・ｉ型多結晶シリコン層 １０３・・・ｉ型多結晶ゲルマニウム層１０４・・・ｉ
型多結晶シリコン層 １０５・・・酸化シリコン膜 １０６・・・多結晶シリコン層 １０７・・・ソース領域 １０８・・・ドレイン領域 １０９・・・パッシベーション膜 １１０・・・ソース電極 １１１・・・ドレイン電極 ２０１・・・ガラス基板 ２０２・・・ゲート電極 ２０３・・・ＳｉＮｘ膜 ２０４・・・非晶質シリコン層 ２０５・・・非晶質ゲルマニウム層 ２０６・・・非晶質シリコン層 ２０７・・・ｎ０非晶質シリコン層 ２０８・・・パッシベーション膜 ２０９・・・ソース電極 ２１０・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 遭（、他１名）笛 １１」
、多結晶シリコン層と多結晶ゲルマニウム層を積層した
多層膜を能動層に持つｐ型チャネルの薄膜トランジスタ
の断面概略図である。 第２図は本発明の第二の実施例を説明するためのもので
、非晶質シリコン層と非晶質ゲルマニウム層を積層した
多層膜を能動層に持つｎ型チャネルの薄膜トランジスタ
の断面概略図である。 １０１・・・石英ガラス基板 １０２・・・ｉ型多結晶シリコン層 １０３・・・ｉ型多結晶ゲルマニウム層１０４・・・ｉ
型多結晶シリコン層 １０５・・・酸化シリコン膜 １０６・・・多結晶シリコン層 １０７・・・ソース領域 １０８・・・ドレイン領域 １０９・・・パッシベーション膜 １１０・・・ソース電極 １１１・・・ドレイン電極 ２０１・・・ガラス基板 ２０２・・・ゲート電極 ２０３・・・ＳｉＮｘ膜 ２０４・・・非晶質シリコン層 ２０５・・・非晶質ゲルマニウム層 ２０６・・・非晶質シリコン層 ２０７・・・ｎ０非晶質シリコン層 ２０８・・・パッシベーション膜 ２０９・・・ソース電極 ２１０・・・ドレイン電極 以上 出願人 セイコーエプソン株式会社 代理人 弁理士 最 上 遭（、他１名）笛 １１」
Claims (3)
- （１）絶縁性基板上に形成された薄膜トランジスタにお
いて、前記薄膜トランジスタの能動層に、第一材料より
成る第一半導体層と、第二材料より成る第二半導体層が
交互に積層された多層構造を含むことを特徴とする薄膜
トランジスタ。 - （２）前記第一材料として多結晶シリコン、前記第二材
料として多結晶ゲルマニウムを用いることを特徴とする
請求項第１項記載の薄膜トランジスタ。 - （３）前記第一材料として非晶質シリコン、前記第二材
料として非晶質ゲルマニウムを用いることを特徴とする
請求項１第１項記載の薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726188A JPH01248668A (ja) | 1988-03-30 | 1988-03-30 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7726188A JPH01248668A (ja) | 1988-03-30 | 1988-03-30 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01248668A true JPH01248668A (ja) | 1989-10-04 |
Family
ID=13628906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7726188A Pending JPH01248668A (ja) | 1988-03-30 | 1988-03-30 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01248668A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587520A1 (en) * | 1992-08-10 | 1994-03-16 | International Business Machines Corporation | A SiGe thin film or SOI MOSFET and method for making the same |
| US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
| US5753541A (en) * | 1995-04-27 | 1998-05-19 | Nec Corporation | Method of fabricating polycrystalline silicon-germanium thin film transistor |
| US5777364A (en) * | 1992-11-30 | 1998-07-07 | International Business Machines Corporation | Graded channel field effect transistor |
| CN100369199C (zh) * | 2004-05-21 | 2008-02-13 | 国际商业机器公司 | 形成多晶硅的方法和在硅基材料中的mosfet器件 |
-
1988
- 1988-03-30 JP JP7726188A patent/JPH01248668A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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