JP2698182B2 - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JP2698182B2 JP2698182B2 JP19848289A JP19848289A JP2698182B2 JP 2698182 B2 JP2698182 B2 JP 2698182B2 JP 19848289 A JP19848289 A JP 19848289A JP 19848289 A JP19848289 A JP 19848289A JP 2698182 B2 JP2698182 B2 JP 2698182B2
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、薄膜トランジスタ（以下TFTと略記する）
に関する。
に関する。
（ロ）従来の技術 一般に、TFTは、非単結晶半導体材料からなる半導体
膜とゲート絶縁膜とゲート電極膜とソース電極膜とドレ
イン電極膜を備えるものであり、ガラスなどの絶縁基板
上に多数同時形成される場合が多い。
膜とゲート絶縁膜とゲート電極膜とソース電極膜とドレ
イン電極膜を備えるものであり、ガラスなどの絶縁基板
上に多数同時形成される場合が多い。
このようなTFTを多数ガラス基板上に形成したTFTアレ
イは、例えば、アクティブマトリクス型の液晶表示装置
の電極基板に搭載され、各TFTでこのTFTに結合した表示
画素電極に対する画像信号の供給を制御するために利用
されている（特開昭62−178296号）。
イは、例えば、アクティブマトリクス型の液晶表示装置
の電極基板に搭載され、各TFTでこのTFTに結合した表示
画素電極に対する画像信号の供給を制御するために利用
されている（特開昭62−178296号）。
アクティブマトリク型の液晶表示装置の電極基板に採
用されるTFTには、アモルスファス・シリコン半導体を
用いたものがあり、大面積のシリコン半導体膜、シリコ
ン酸化膜、シリコン窒化膜などの成膜に有利なプラズマ
CVD法の使用によって現実のものとなっている。
用されるTFTには、アモルスファス・シリコン半導体を
用いたものがあり、大面積のシリコン半導体膜、シリコ
ン酸化膜、シリコン窒化膜などの成膜に有利なプラズマ
CVD法の使用によって現実のものとなっている。
而して、近年、アクティブマトリク型の液晶表示装置
の表示品質の向上の要望に答えるべく、例えば、高品位
TV用表示器への採用を目指してTFTのスイッチング時間
の短縮が課題とされている。このため、アモルスファス
・シリコン半導体に代えて、例えばこれをアニール処理
して電子移動度の高速化を図った多結晶半導体を用いた
TFTが開発されている。
の表示品質の向上の要望に答えるべく、例えば、高品位
TV用表示器への採用を目指してTFTのスイッチング時間
の短縮が課題とされている。このため、アモルスファス
・シリコン半導体に代えて、例えばこれをアニール処理
して電子移動度の高速化を図った多結晶半導体を用いた
TFTが開発されている。
（ハ）発明が解決しようとする課題 しかしながら、上述のような多結晶シリコンTFTは、
スイッチング時間の高速化が望めるもののOFF電流が大
きくなる欠点を合わせ持っているため、通常の単結晶シ
リコンのFET同様にソース・ドレイン領域に不純物を導
入してチャンネル領域とソース・ドレイン領域との導電
性を異ならせてPN接合を形成しようとする試みがなされ
ているが、これでもOFF電流の十分な低減はできず、実
用的なTFTを得るには至っていない。
スイッチング時間の高速化が望めるもののOFF電流が大
きくなる欠点を合わせ持っているため、通常の単結晶シ
リコンのFET同様にソース・ドレイン領域に不純物を導
入してチャンネル領域とソース・ドレイン領域との導電
性を異ならせてPN接合を形成しようとする試みがなされ
ているが、これでもOFF電流の十分な低減はできず、実
用的なTFTを得るには至っていない。
（ニ）課題を解決するための手段 本発明のTFTは、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものである。
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものである。
さらに、本発明のTFTの製造方法は、シリコンからな
る半導体膜のチャンネル領域上にゲート絶縁膜を介して
ゲート電極膜を形成した後、該ゲート電極膜をマスクと
して炭素化合物雰囲気中で半導体膜に対してレーザドー
ピングを行うことにより、該半導体膜のソース領域とド
レイン領域とをシリコンカーバイドを主材料とした半導
体膜に変質せしめ、チャンネル領域とソース領域並びに
ドレイン領域とをヘテロ接合するものである。
る半導体膜のチャンネル領域上にゲート絶縁膜を介して
ゲート電極膜を形成した後、該ゲート電極膜をマスクと
して炭素化合物雰囲気中で半導体膜に対してレーザドー
ピングを行うことにより、該半導体膜のソース領域とド
レイン領域とをシリコンカーバイドを主材料とした半導
体膜に変質せしめ、チャンネル領域とソース領域並びに
ドレイン領域とをヘテロ接合するものである。
（ホ）作用 本発明によれば、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、実用に耐える程度までOFF電流の低
減が可能な高速スイッチングがTFTを実現できる。
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、実用に耐える程度までOFF電流の低
減が可能な高速スイッチングがTFTを実現できる。
また、レーザードーピング手法によって、チャンネル
領域とソース領域並びにドレイン領域とのヘテロ接合を
容易に実現できる。
領域とソース領域並びにドレイン領域とのヘテロ接合を
容易に実現できる。
（ヘ）実施例 第１図に本発明の一実施例のTFTの断面構造を示す。
同図のTFTは、絶縁基板１上に半導体膜２を形成した
ものであり、該半導体膜２上のチャンネル領域21上には
ゲート絶縁膜３を介してゲート電極膜４が積層され、上
記半導体膜２のソース領域22並びにドレイン領域23には
パシベーション膜５のコンタクトホールを介してソース
電極膜６並びにドレイン電極膜７がコンタクトされてい
る。
ものであり、該半導体膜２上のチャンネル領域21上には
ゲート絶縁膜３を介してゲート電極膜４が積層され、上
記半導体膜２のソース領域22並びにドレイン領域23には
パシベーション膜５のコンタクトホールを介してソース
電極膜６並びにドレイン電極膜７がコンタクトされてい
る。
同図実施例のTFTに於いて本発明が特徴とするところ
は、半導体膜２のチャンネル領域21を真性、又は若干Ｐ
型のポリ・シリコン［Ｐ型ｐ−Si］とすると共に、ソー
ス領域22並びにドレイン領域23をＮ型のポリ・シリコン
カーバイド［Ｎ型Ｐ−SiC］とし、ヘテロ接合を構成し
たところにある。
は、半導体膜２のチャンネル領域21を真性、又は若干Ｐ
型のポリ・シリコン［Ｐ型ｐ−Si］とすると共に、ソー
ス領域22並びにドレイン領域23をＮ型のポリ・シリコン
カーバイド［Ｎ型Ｐ−SiC］とし、ヘテロ接合を構成し
たところにある。
次に、第２図の製造工程図に従って、第１図の本発明
装置の製造工程を説明する。
装置の製造工程を説明する。
まず、第２図（ａ）に示すように、無アルカリのガラ
ス基板１上に真性あるいは若干Ｐ型を呈するｐ−Siをデ
ポジション（膜厚1000〜1500Å）してこれを島状にパタ
ーニングして半導体膜２を得る。この時のｐ−Siのデポ
は、アモルファス・シリコン［ａ−Si］のレーザアニー
ルによって可能であるが、他にも固層成長法が使用でき
る。
ス基板１上に真性あるいは若干Ｐ型を呈するｐ−Siをデ
ポジション（膜厚1000〜1500Å）してこれを島状にパタ
ーニングして半導体膜２を得る。この時のｐ−Siのデポ
は、アモルファス・シリコン［ａ−Si］のレーザアニー
ルによって可能であるが、他にも固層成長法が使用でき
る。
第２図（ｂ）に示すように、上記半導体膜２の後工程
でチャンネル化される領域上に、常圧CVD、減圧CVD、EC
RプラズマCVD、プラズマCVD、スパッタリングなどを用
いて、SiNxやSiO2からなるゲート絶縁膜３を形成する。
でチャンネル化される領域上に、常圧CVD、減圧CVD、EC
RプラズマCVD、プラズマCVD、スパッタリングなどを用
いて、SiNxやSiO2からなるゲート絶縁膜３を形成する。
第２図（ｃ）に示すように、上記ゲート絶縁膜３上
に、550゜〜600℃で燐ドープのｐ−Si膜を得、これでゲ
ート電極膜４を形成する。また、ゲート電極膜４として
は、Al、Tiなどの金属材料も使用できる。
に、550゜〜600℃で燐ドープのｐ−Si膜を得、これでゲ
ート電極膜４を形成する。また、ゲート電極膜４として
は、Al、Tiなどの金属材料も使用できる。
第２図（ｄ）に示すように、Ｐ（CH3）３雰囲気［5to
rr］中で、ゲート電極膜４側から、これをマスクとして
半導体膜２にレーザドーピング［エキシマレーザ:50〜9
00mJ/cm2;1〜100パルス］を行う。
rr］中で、ゲート電極膜４側から、これをマスクとして
半導体膜２にレーザドーピング［エキシマレーザ:50〜9
00mJ/cm2;1〜100パルス］を行う。
この結果、ゲート電極膜４にマスクされたチャンネル
領域21以外のソース領域22並びにドレイン領域23はＮ型
ｐ−SiCとなる。実験的にレーザエネルギーを400mJ/cm2
（10〜50パルス）とした場合、ソース領域22とドレイン
領域23のシート抵抗は100Ω／□となり、さらに光学特
性測定によりこれら領域22、23のエネルギーギャップEg
が広くなっていることが分かるので、ｐ−SiCへの材質
変化が確認できる。
領域21以外のソース領域22並びにドレイン領域23はＮ型
ｐ−SiCとなる。実験的にレーザエネルギーを400mJ/cm2
（10〜50パルス）とした場合、ソース領域22とドレイン
領域23のシート抵抗は100Ω／□となり、さらに光学特
性測定によりこれら領域22、23のエネルギーギャップEg
が広くなっていることが分かるので、ｐ−SiCへの材質
変化が確認できる。
従って、Ｎ型ｐ−SiCのソース領域22並びにドレイン
領域23と真性あるいは若干Ｐ型ｐ−Siのチャンネル領域
21とでヘテロ接合が形成される。
領域23と真性あるいは若干Ｐ型ｐ−Siのチャンネル領域
21とでヘテロ接合が形成される。
この場合、ＮチャンネルTFTとなるが、ＰチャンネルT
FTを得るには、真性あるいは若干Ｎ型の半導体膜２に対
してＢ（CH3）３雰囲気中でのレーザドーピングを行な
えば良い。
FTを得るには、真性あるいは若干Ｎ型の半導体膜２に対
してＢ（CH3）３雰囲気中でのレーザドーピングを行な
えば良い。
第２図（ｅ）に示すように、SiNxやSiO2からなるパシ
ベーション膜５をデポジションし、半導体膜のソース領
域22とドレイン領域23にそれぞれコンタクトホールを形
成する。
ベーション膜５をデポジションし、半導体膜のソース領
域22とドレイン領域23にそれぞれコンタクトホールを形
成する。
最後に、第２図（ｆ）に示すように、ソース電極膜６
とドレイン電極膜７をなすAl、Al−Siなどの配線用金属
膜をデポジションする。
とドレイン電極膜７をなすAl、Al−Siなどの配線用金属
膜をデポジションする。
以上の工程で第１図のTFTが得られる。
斯して得られたチャンネル幅20μｍ、チャンネル長５
μｍのＮチャンネルTFTについて、OFF電流測定を行った
結果、２×10-12A/μｍの値が得られ、これはヘテロ接
合を持たない従来のTFTの値に比べて２桁程度低減され
ている。
μｍのＮチャンネルTFTについて、OFF電流測定を行った
結果、２×10-12A/μｍの値が得られ、これはヘテロ接
合を持たない従来のTFTの値に比べて２桁程度低減され
ている。
（ト）発明の効果 本発明のTFTは、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、このヘテロ接合によりOFF電流の低
減を図りながら高速スイッチングを可能にできる。従っ
て、高品位のアクティブマトリクス型の液晶TV用高速動
作TFTアレイが実現できる。
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、このヘテロ接合によりOFF電流の低
減を図りながら高速スイッチングを可能にできる。従っ
て、高品位のアクティブマトリクス型の液晶TV用高速動
作TFTアレイが実現できる。
また、本発明のTFTの製造によれば、レーザードーピ
ング手法の採用によって、チャンネル領域とソース領域
並びにドレイン領域とのヘテロ接合が簡単に得られ、製
造コストの増大を招くことなく、信頼性の高い高速動作
TFTを得ることができる。
ング手法の採用によって、チャンネル領域とソース領域
並びにドレイン領域とのヘテロ接合が簡単に得られ、製
造コストの増大を招くことなく、信頼性の高い高速動作
TFTを得ることができる。
第１図は本発明のTFTの断面構成図、第２図（ａ）乃至
（ｆ）は第１図の本発明TFTの製造工程を示す断面図で
ある。 ２……半導体膜、３……ゲート絶縁膜、４……ゲート電
極膜、６……ソース電極膜、７……ドレイン電極膜、21
……チャンネル領域、22……ソース領域、23……ドレイ
ン領域。
（ｆ）は第１図の本発明TFTの製造工程を示す断面図で
ある。 ２……半導体膜、３……ゲート絶縁膜、４……ゲート電
極膜、６……ソース電極膜、７……ドレイン電極膜、21
……チャンネル領域、22……ソース領域、23……ドレイ
ン領域。
フロントページの続き (72)発明者 能口 繁 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (72)発明者 中山 正一郎 大阪府守口市京阪本通２丁目18番地 三 洋電機株式会社内 (56)参考文献 特開 昭60−111472（ＪＰ，Ａ) 特開 平２−28624（ＪＰ，Ａ)
Claims (2)
- 【請求項１】非単結晶半導体材料からなる半導体膜とゲ
ート絶縁膜とゲート電極膜とソース電極膜とドレイン電
極膜を備える薄膜トランジスタに於て、上記半導体膜は
ゲート電極膜位置に対応するチャンネル領域と上記ソー
ス電極膜並びにドレイン電極膜位置に対応するソース領
域並びにドレイン領域とからなり、チャンネル領域とソ
ース領域並びにドレイン領域はヘテロ接合を構成するこ
とを特徴とした薄膜トランジスタ。 - 【請求項２】多結晶シリコン材料からなる半導体膜のチ
ャンネル領域上にゲート絶縁膜を介してゲート電極膜を
形成し、さらに半導体膜のソース領域並びにドレイン領
域上にこれら領域とコンタクトするソース電極膜並びに
ドレイン電極膜を形成する薄膜トランジスタの製造方法
に於て、 半導体膜のチャンネル領域上にゲート絶縁膜を介してゲ
ート電極膜を形成した後、該ゲート電極膜をマスクとし
て炭素化合物雰囲気中で半導体膜に対してレーザドーピ
ングを行うことにより、該半導体膜のソース領域とドレ
イン領域とをシリコンカーバイドを主材料とした半導体
膜に変質せしめ、チャンネル領域とソース領域並びにド
レイン領域とをヘテロ接合することを特徴とした薄膜ト
ランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848289A JP2698182B2 (ja) | 1989-07-31 | 1989-07-31 | 薄膜トランジスタ |
| US07/818,745 US5231297A (en) | 1989-07-14 | 1992-01-07 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848289A JP2698182B2 (ja) | 1989-07-31 | 1989-07-31 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362972A JPH0362972A (ja) | 1991-03-19 |
| JP2698182B2 true JP2698182B2 (ja) | 1998-01-19 |
Family
ID=16391848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19848289A Expired - Fee Related JP2698182B2 (ja) | 1989-07-14 | 1989-07-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698182B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2947654B2 (ja) * | 1990-10-31 | 1999-09-13 | キヤノン株式会社 | Ｍｉｓ型トランジスタ |
| JPH0817236B2 (ja) * | 1990-12-25 | 1996-02-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US5821563A (en) | 1990-12-25 | 1998-10-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device free from reverse leakage and throw leakage |
| JPH0817237B2 (ja) * | 1990-12-25 | 1996-02-21 | 株式会社半導体エネルギー研究所 | 半導体装置作製方法 |
-
1989
- 1989-07-31 JP JP19848289A patent/JP2698182B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362972A (ja) | 1991-03-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |