JPH0362972A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0362972A JPH0362972A JP19848289A JP19848289A JPH0362972A JP H0362972 A JPH0362972 A JP H0362972A JP 19848289 A JP19848289 A JP 19848289A JP 19848289 A JP19848289 A JP 19848289A JP H0362972 A JPH0362972 A JP H0362972A
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は、薄膜トランジスタ（以後ＴＰＴと略記する）
に関する。
に関する。
（ロ）従来の技術
一般に、ＴＰＴは、非ｌｉｔ結晶半導体材料からなる半
導体膜とゲート絶縁膜とゲート電極膜とソース電極膜と
ドレイン電極膜を備えるものであり、ガラスなどの絶縁
基板上に多数同時形成づれる場合が多い。
導体膜とゲート絶縁膜とゲート電極膜とソース電極膜と
ドレイン電極膜を備えるものであり、ガラスなどの絶縁
基板上に多数同時形成づれる場合が多い。
このようなＴＰＴを多数ガラス基板上に形成したＴＦＴ
アレイは、例えば、アクティブマトリク型の液晶表示装
置のｔ極基板に搭載され、各ＴＦＴでこのＴＦＴに結合
した表示画素電極に対する画像信号の供給を制御するた
めに利用されている（特開昭６２−１７８２９６号）。
アレイは、例えば、アクティブマトリク型の液晶表示装
置のｔ極基板に搭載され、各ＴＦＴでこのＴＦＴに結合
した表示画素電極に対する画像信号の供給を制御するた
めに利用されている（特開昭６２−１７８２９６号）。
アクティブマトリク型の液晶表示装置の？ｌｌｔ極基板
に採用されるＴＰＴには、アモルスファス・ジノコン半
導体を用いたものがあり、大面積のシリコン半導体膜、
シリコン酸化膜、シリコン窒化膜なとの成膜に有利なプ
ラズマＣＶＤ法の使用によって現実のものとなっている
。
に採用されるＴＰＴには、アモルスファス・ジノコン半
導体を用いたものがあり、大面積のシリコン半導体膜、
シリコン酸化膜、シリコン窒化膜なとの成膜に有利なプ
ラズマＣＶＤ法の使用によって現実のものとなっている
。
府して、近年、アクティブマトリク型の液晶表示装置の
表示品質の向上の要望に答えるべく、例えば、高品位Ｔ
Ｖ用表示器への採用を日桁してＴＰＴのスイッチング時
間の短縮が課題とされている。このため、アモルスファ
ス・シリコン半導体に代えて、例えばこれをアニール処
理して電子移動度の高速化を図った多結晶半導体を用い
たＴＰＴが開発されている。
表示品質の向上の要望に答えるべく、例えば、高品位Ｔ
Ｖ用表示器への採用を日桁してＴＰＴのスイッチング時
間の短縮が課題とされている。このため、アモルスファ
ス・シリコン半導体に代えて、例えばこれをアニール処
理して電子移動度の高速化を図った多結晶半導体を用い
たＴＰＴが開発されている。
（ハ）発明が解決しようとする課題
しかしながら、上述のような多結晶シリコンＴＦＴは、
スイッチング時間の高速化が望めるものの０ＦＦｔ、流
が大きくなる欠点を合わせ持っているため、通常の小結
晶シリコンのＦＥ、Ｔ同様にソース・ドレイン領域に不
純物を導入してチャンネル領域とソース・ドレイン領域
との導電性を異ならせてＰＮ−１５合をｙｅｌ威しよう
とする試みがなされているが、これでも０ＦＦＴＬ流の
十分な低減はできず、実用的なＴＰＴを得るには至って
いない。（ニ）課題を解決するための手段 本発明のＴＰＴは、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものである。
スイッチング時間の高速化が望めるものの０ＦＦｔ、流
が大きくなる欠点を合わせ持っているため、通常の小結
晶シリコンのＦＥ、Ｔ同様にソース・ドレイン領域に不
純物を導入してチャンネル領域とソース・ドレイン領域
との導電性を異ならせてＰＮ−１５合をｙｅｌ威しよう
とする試みがなされているが、これでも０ＦＦＴＬ流の
十分な低減はできず、実用的なＴＰＴを得るには至って
いない。（ニ）課題を解決するための手段 本発明のＴＰＴは、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものである。
さらに、本発明のＴＰＴの製造方法は、シリコンからな
る半導体膜のチャンネル領域上にゲート絶縁膜を介して
ゲート電極膜を形成した後、該ゲート電極膜をマスクと
して炭素化合物雰囲気中で半導体膜に対してレーザドー
ピングを行うことにより、該半導体膜のソース領域とド
レイン領域とをシリコンカーバイドを主材料とした半導
体膜に変質せしめ、チャンネル領域とソース領域並びに
ドレイン領域とをヘテロ接合するものである。
る半導体膜のチャンネル領域上にゲート絶縁膜を介して
ゲート電極膜を形成した後、該ゲート電極膜をマスクと
して炭素化合物雰囲気中で半導体膜に対してレーザドー
ピングを行うことにより、該半導体膜のソース領域とド
レイン領域とをシリコンカーバイドを主材料とした半導
体膜に変質せしめ、チャンネル領域とソース領域並びに
ドレイン領域とをヘテロ接合するものである。
（ホ）作用
本発明によれば、非結晶半導体膜のチャンネル領域とソ
ース領域並びにドレイン領域とでヘテロ接合を構成する
ものであるがら、実用に耐える程度までＯＦＦ電流の低
減が可能な高速スイッチングがＴＰＴを実現できる。
ース領域並びにドレイン領域とでヘテロ接合を構成する
ものであるがら、実用に耐える程度までＯＦＦ電流の低
減が可能な高速スイッチングがＴＰＴを実現できる。
また、レーザードーピング手法によって、チャンネル領
域とソース領域並びにドレイン領域とのヘテロ接合を容
易に実現できる。
域とソース領域並びにドレイン領域とのヘテロ接合を容
易に実現できる。
（へ）実施例
第１図に本発明の一実施例のＴＰＴの断面構造を示す。
同図のＴＰＴは、絶縁基板ｌ上に半導体膜２を形成した
ものであり、該半導体膜ｚ上のチャンネル領域２１上に
はゲート絶縁膜３を介してゲート電極膜４が積層され、
上記半導体膜２のソース領域２２並びにドレイン領域２
３にはパシベーション膜５のコンタクトホールを介して
ソースＴＬ極膜６並びにドレインｉｔ極膜７がコンタク
トされている。
ものであり、該半導体膜ｚ上のチャンネル領域２１上に
はゲート絶縁膜３を介してゲート電極膜４が積層され、
上記半導体膜２のソース領域２２並びにドレイン領域２
３にはパシベーション膜５のコンタクトホールを介して
ソースＴＬ極膜６並びにドレインｉｔ極膜７がコンタク
トされている。
同図実施例のＴＰＴに於いて本発明が特徴とするところ
は、半導体膜２のチャンネル領域２１を真性、又は若干
Ｐ型のポリ・シリコン［Ｐ型ｐ−３ｉ］ とすると共に
、ソース領域２２並びにドレイン領域２３をＮ型のポリ
・シリコンカーバイド［Ｎ型ｐ＝ＳｉＣ］ とし、ヘテ
ロ接合を溝底したところにある。
は、半導体膜２のチャンネル領域２１を真性、又は若干
Ｐ型のポリ・シリコン［Ｐ型ｐ−３ｉ］ とすると共に
、ソース領域２２並びにドレイン領域２３をＮ型のポリ
・シリコンカーバイド［Ｎ型ｐ＝ＳｉＣ］ とし、ヘテ
ロ接合を溝底したところにある。
次に、第２図の製造工程図に従って、第１図の本発明装
設の製造工程を説明する。
設の製造工程を説明する。
まず、第２図（ａ）に示すように、無アルカリのガラス
基板１上に真性あるいは若干Ｐ型を呈するｐ−３ｉをデ
ポジション（膜厚１０００〜１５００人）してこれを島
状にパターニングして半導体膜２を得る。この時のｐ−
５ｉのデボは、アモルファス・シリコン［ａ−３ｉ］の
レーザアニールによって可能であるが、他にも固層成長
法が使用できる。
基板１上に真性あるいは若干Ｐ型を呈するｐ−３ｉをデ
ポジション（膜厚１０００〜１５００人）してこれを島
状にパターニングして半導体膜２を得る。この時のｐ−
５ｉのデボは、アモルファス・シリコン［ａ−３ｉ］の
レーザアニールによって可能であるが、他にも固層成長
法が使用できる。
第２図（ｂ）に示すように、上記半導体膜２の後工程で
チャンネル化される領域上に、常圧ＣｖＤ、減圧ＣＶＤ
、ＥＣＲプラズ？ＣＶＤ、プラスマＣＶＤ、スパッタリ
ングなどを用いて、５ｉＮＸやＳｉｎ、からなるゲート
絶縁膜３を形成する。
チャンネル化される領域上に、常圧ＣｖＤ、減圧ＣＶＤ
、ＥＣＲプラズ？ＣＶＤ、プラスマＣＶＤ、スパッタリ
ングなどを用いて、５ｉＮＸやＳｉｎ、からなるゲート
絶縁膜３を形成する。
第２図（ｃ）に示すように、上記ゲート絶縁膜３上に、
５５０°〜６００°Ｃで燐ドープのｐ−５ｉ膜を得、こ
れでゲート電極膜４を形成する。また、ゲート電極膜４
としては、ＡＩ、Ｔｉなとの金属材料も使用できる。
５５０°〜６００°Ｃで燐ドープのｐ−５ｉ膜を得、こ
れでゲート電極膜４を形成する。また、ゲート電極膜４
としては、ＡＩ、Ｔｉなとの金属材料も使用できる。
第２図（ｄ）に示すように、Ｐ（ＣＨ，）！雰囲気［５
ｔ ｏ ｒ ｒ］中で、ゲート電極膜４側から、これを
マスクとして半導体膜２にレーザドーピング［エキシマ
レーザ： ５０−９００ ｍ Ｊ ／ ｃ ｍ ” ；
１−１００パルス］を行う。
ｔ ｏ ｒ ｒ］中で、ゲート電極膜４側から、これを
マスクとして半導体膜２にレーザドーピング［エキシマ
レーザ： ５０−９００ ｍ Ｊ ／ ｃ ｍ ” ；
１−１００パルス］を行う。
この結果、ゲート電極膜４にマスクされたチャンネル領
域２１以外のソース領域２２並びにドレイン領域２３は
Ｎ型ｐ−３ｉＣとなる。実験的にレーザエネルギーを４
００ ｍ、 Ｊ ／ ｃ ｍ ” （１０−５０パルス
）とした場合、ソース領域２２とドレイン領域２３のシ
ート抵抗は１００Ω／口となり、さらに光学特性測定に
よりこれら領域２２．２３のエネルギーギャップＥｇが
広くなっていることが分かるので、ｐ−ＳｉＣへの材質
変化が確認できる。
域２１以外のソース領域２２並びにドレイン領域２３は
Ｎ型ｐ−３ｉＣとなる。実験的にレーザエネルギーを４
００ ｍ、 Ｊ ／ ｃ ｍ ” （１０−５０パルス
）とした場合、ソース領域２２とドレイン領域２３のシ
ート抵抗は１００Ω／口となり、さらに光学特性測定に
よりこれら領域２２．２３のエネルギーギャップＥｇが
広くなっていることが分かるので、ｐ−ＳｉＣへの材質
変化が確認できる。
従って、Ｎ型ｐ−５ｉＣのソース領域２２並びにドレイ
ン領域２３と真性あるいは若干Ｐ型ｐ−５ｉのチャンネ
ル領域２１とでヘテロ接合が形成される。
ン領域２３と真性あるいは若干Ｐ型ｐ−５ｉのチャンネ
ル領域２１とでヘテロ接合が形成される。
この場合、ＮチャンネルＴＰＴとなるが、Ｐチャンネル
ＴＰＴを得るには、真性あるいは若干Ｎ型の半導体膜２
に対してＢ （］（、） 、雰囲気中でのレーザドーピ
ングを行なえば良い。
ＴＰＴを得るには、真性あるいは若干Ｎ型の半導体膜２
に対してＢ （］（、） 、雰囲気中でのレーザドーピ
ングを行なえば良い。
第２図（ｅ）に示すように、ＳｉＮｘやＳｉｎ。
かうするパシベーション膜５をデポジションし、半導体
膜のソース領域２２とドレイン領域２３にそれぞれコン
タクトホールを形成する。
膜のソース領域２２とドレイン領域２３にそれぞれコン
タクトホールを形成する。
最後に、第２図（ｆ）に示すように、ソース電極膜６と
ドレイン電極膜７をなすＡＩ、Ａｌ−５ｉなどの配線用
金属膜をデポジションする。
ドレイン電極膜７をなすＡＩ、Ａｌ−５ｉなどの配線用
金属膜をデポジションする。
以上の工程で第１図のＴＰＴが得られる。
斯して得られたチャンネル幅２０μｍ、チャンネル長５
μｍのＮチャンネルＴＰＴについて、０ＦＦ１１を流測
定を行った結果、２ Ｘ １０−”Ａ／μｍの値が得ら
れ、これはヘテロ接合を持たない従来のＴＰＴの値に比
べて２桁程度低減されている。
μｍのＮチャンネルＴＰＴについて、０ＦＦ１１を流測
定を行った結果、２ Ｘ １０−”Ａ／μｍの値が得ら
れ、これはヘテロ接合を持たない従来のＴＰＴの値に比
べて２桁程度低減されている。
（ト）発明の効果
本発明のＴＰＴは、非結晶半導体膜のチャンネル領域と
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、このヘテロ接合によりＯＦＦ電流の
低減を図りながら高速スイッチングを可能にできる。従
って、高品位のアクティブマトリクス型の液晶ＴＶ用高
速動作ＴＦＴアレイが実現できる。
ソース領域並びにドレイン領域とでヘテロ接合を構成す
るものであるから、このヘテロ接合によりＯＦＦ電流の
低減を図りながら高速スイッチングを可能にできる。従
って、高品位のアクティブマトリクス型の液晶ＴＶ用高
速動作ＴＦＴアレイが実現できる。
また、本発明のＴＰＴの製造方法によれば、レーザード
ーピング手法の採用によって、チャンネル領域とソース
領域並びにドレイン領域とのヘテロ接合が簡単に得られ
、製造コストの増大を招くことなく、信頼性の高い高速
動作ＴＰＴを得ることができる。
ーピング手法の採用によって、チャンネル領域とソース
領域並びにドレイン領域とのヘテロ接合が簡単に得られ
、製造コストの増大を招くことなく、信頼性の高い高速
動作ＴＰＴを得ることができる。
第１図は本発明のＴＰＴの断面構成図、第２図（ａ）乃
至（ｆ）は第１図の本発明ＴＰＴの製造工程を示す断面
図である。 ２・・・半導体膜、３・・・ゲート絶縁膜、４・・・ゲ
ート電極膜、６・・・ソース電極膜、７・・・ドレイン
電極膜、２１・・・チャンネル領域、２２・・・ソース
領域、２３・・・ドレイン領域。
至（ｆ）は第１図の本発明ＴＰＴの製造工程を示す断面
図である。 ２・・・半導体膜、３・・・ゲート絶縁膜、４・・・ゲ
ート電極膜、６・・・ソース電極膜、７・・・ドレイン
電極膜、２１・・・チャンネル領域、２２・・・ソース
領域、２３・・・ドレイン領域。
Claims (2)
- （１）非単結晶半導体材料からなる半導体膜とゲート絶
縁膜とゲート電極膜とソース電極膜とドレイン電極膜を
備える薄膜トランジスタに於て、上記半導体膜はゲート
電極膜位置に対応するチャンネル領域と上記ソース電極
膜並びにドレイン電極膜位置に対応するソース領域並び
にドレイン領域とからなり、チャンネル領域とソース領
域並びにドレイン領域はヘテロ接合を構成することを特
徴とした薄膜トランジスタ。 - （２）多結晶シリコン材料からなる半導体膜のチャンネ
ル領域上にゲート絶縁膜を介してゲート電極膜を形成し
、さらに半導体膜のソース領域並びにドレイン領域上に
これら領域とコンタクトするソース電極膜並びにドレイ
ン電極膜を形成する薄膜トランジスタの製造方法に於て
、 半導体膜のチャンネル領域上にゲート絶縁膜を介してゲ
ート電極膜を形成した後、該ゲート電極膜をマスクとし
て炭素化合物雰囲気中で半導体膜に対してレーザドーピ
ングを行うことにより、該半導体膜のソース領域とドレ
イン領域とをシリコンカーバイドを主材料とした半導体
膜に変質せしめ、チャンネル領域とソース領域並びにド
レイン領域とをヘテロ接合することを特徴とした薄膜ト
ランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848289A JP2698182B2 (ja) | 1989-07-31 | 1989-07-31 | 薄膜トランジスタ |
| US07/818,745 US5231297A (en) | 1989-07-14 | 1992-01-07 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19848289A JP2698182B2 (ja) | 1989-07-31 | 1989-07-31 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362972A true JPH0362972A (ja) | 1991-03-19 |
| JP2698182B2 JP2698182B2 (ja) | 1998-01-19 |
Family
ID=16391848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19848289A Expired - Fee Related JP2698182B2 (ja) | 1989-07-14 | 1989-07-31 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2698182B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521460A (ja) * | 1990-12-25 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPH0521801A (ja) * | 1990-12-25 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
-
1989
- 1989-07-31 JP JP19848289A patent/JP2698182B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475244A (en) * | 1990-10-31 | 1995-12-12 | Canon Kabushiki Kaisha | MIS transistor having second conductivity type source and drain regions sandwiching a channel region of a first conductivity type of a first semiconductor material formed on an insulating substrate, and a gate electrode formed on a main surface |
| JPH0521460A (ja) * | 1990-12-25 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置作製方法 |
| JPH0521801A (ja) * | 1990-12-25 | 1993-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US6838698B1 (en) | 1990-12-25 | 2005-01-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having source/channel or drain/channel boundary regions |
| US7253437B2 (en) | 1990-12-25 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device having a thin film transistor |
| US7375375B2 (en) | 1990-12-25 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2698182B2 (ja) | 1998-01-19 |
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