JPH0744278B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0744278B2 JPH0744278B2 JP25380489A JP25380489A JPH0744278B2 JP H0744278 B2 JPH0744278 B2 JP H0744278B2 JP 25380489 A JP25380489 A JP 25380489A JP 25380489 A JP25380489 A JP 25380489A JP H0744278 B2 JPH0744278 B2 JP H0744278B2
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Description
【発明の詳細な説明】 （技術分野） この発明は、薄膜トランジスタの製造する方法に関する
ものである。本発明は特別限定されるものではないが、
アクティブマトリックスアドレス指定される表示装置の
スイッチング素子として使用するのに適した薄膜トラン
ジスタに関するものである。
ものである。本発明は特別限定されるものではないが、
アクティブマトリックスアドレス指定される表示装置の
スイッチング素子として使用するのに適した薄膜トラン
ジスタに関するものである。
（従来の技術） 薄膜トランジスタ（以下に“TFT"と略称する）、特に表
示装置のスイッチング素子として使用されるのに適し
た、いわゆるインバーテッド・スタッガード形式のアモ
ルファスシリコンTFTを製造する既知の方法において、
絶縁材料（シリコン窒化物）、不純物がドープされない
アモルファスシリコンおよびｎ型アモルファスシリコン
の層が、ゲートを構成する金属層が設けられた基体上に
連続的に成長される。続いて一個以上の別の金属層、例
えばクロムおよび／またはアルミニウムが、この多層構
造体上に堆積されると共に、マスクを用いた選択的エッ
チングによりソース接点およびドレイン接点が形成され
る。これと同時に、ｎ形アモルファスシリコン層の、ソ
ース接点とドレイン接点との間ならびにチャネル領域上
に延在する部分が除去され、最終パシベーション層が上
記接点および真性アモルファスシリコン層の露出表面上
に堆積され、チャンネル領域上の真性アモルファスシリ
コン層と直接に接触している。
示装置のスイッチング素子として使用されるのに適し
た、いわゆるインバーテッド・スタッガード形式のアモ
ルファスシリコンTFTを製造する既知の方法において、
絶縁材料（シリコン窒化物）、不純物がドープされない
アモルファスシリコンおよびｎ型アモルファスシリコン
の層が、ゲートを構成する金属層が設けられた基体上に
連続的に成長される。続いて一個以上の別の金属層、例
えばクロムおよび／またはアルミニウムが、この多層構
造体上に堆積されると共に、マスクを用いた選択的エッ
チングによりソース接点およびドレイン接点が形成され
る。これと同時に、ｎ形アモルファスシリコン層の、ソ
ース接点とドレイン接点との間ならびにチャネル領域上
に延在する部分が除去され、最終パシベーション層が上
記接点および真性アモルファスシリコン層の露出表面上
に堆積され、チャンネル領域上の真性アモルファスシリ
コン層と直接に接触している。
さらに、同様の目的のインバーテッド・スタッガード形
式の薄膜トランジスタを製造する他の既知の方法におい
ては、絶縁材料（シリコン窒化物）より成る上部層、不
純物がドープされないアモルファスシリコン、およびシ
リコン窒化物より成る他の絶縁層が、すでに形成されて
いるゲートを支持する基体に順次に堆積されている。最
後のチャンネル領域のいずれかの側の上部シリコン窒化
物層の部分は選択的なエッチングにより除去されて、そ
の下の真性アモルファスシリコン層の領域を露出させ、
ｎ型アモルファスシリコン層、およびソースおよびドレ
イン接点のための金属層（クロムおよびアルミニウム
層）の堆積および選択的エッチングの前に、所望の接点
領域が形成される。上部シリコン窒化物層の部分はチャ
ンネル領域上に残される。続いてパシベーション層が露
出表面全てにわたって堆積される。
式の薄膜トランジスタを製造する他の既知の方法におい
ては、絶縁材料（シリコン窒化物）より成る上部層、不
純物がドープされないアモルファスシリコン、およびシ
リコン窒化物より成る他の絶縁層が、すでに形成されて
いるゲートを支持する基体に順次に堆積されている。最
後のチャンネル領域のいずれかの側の上部シリコン窒化
物層の部分は選択的なエッチングにより除去されて、そ
の下の真性アモルファスシリコン層の領域を露出させ、
ｎ型アモルファスシリコン層、およびソースおよびドレ
イン接点のための金属層（クロムおよびアルミニウム
層）の堆積および選択的エッチングの前に、所望の接点
領域が形成される。上部シリコン窒化物層の部分はチャ
ンネル領域上に残される。続いてパシベーション層が露
出表面全てにわたって堆積される。
例えばTV表示に適した液晶表示装置のような、各画像素
子に対し一個の薄膜トランジスタを有し、典型的なアク
ティブマトリックスアドレス指定される表示装置におい
て、かかるトランジスタが、数千個も一緒に単一基体上
に適切なアドレス導体および画像素子電極とともに組み
込まれる。したがって、従来の歩留りは一般的に正当な
レベルであると考えられるが、さらに歩留りレベルを改
善してこれら表示装置の低コスト、大量生産を達成する
必要がある。この歩留りレベルにおける主要因子は、所
望の多数量のトランジスタが必要とする均一な動作特性
を有する多数のTFTを組み込むことができることであ
る。只一個の不良品の薄膜トランジスタまたは僅かに異
なった動作特性を示す数個のトランジスタがあっても表
示装置には受け入れられない。
子に対し一個の薄膜トランジスタを有し、典型的なアク
ティブマトリックスアドレス指定される表示装置におい
て、かかるトランジスタが、数千個も一緒に単一基体上
に適切なアドレス導体および画像素子電極とともに組み
込まれる。したがって、従来の歩留りは一般的に正当な
レベルであると考えられるが、さらに歩留りレベルを改
善してこれら表示装置の低コスト、大量生産を達成する
必要がある。この歩留りレベルにおける主要因子は、所
望の多数量のトランジスタが必要とする均一な動作特性
を有する多数のTFTを組み込むことができることであ
る。只一個の不良品の薄膜トランジスタまたは僅かに異
なった動作特性を示す数個のトランジスタがあっても表
示装置には受け入れられない。
本発明の目的は、歩留りの改善がなされるように改良さ
れ、表示装置への使用に適した上記型式の薄膜トランジ
スタの製造方法を提供することにある。
れ、表示装置への使用に適した上記型式の薄膜トランジ
スタの製造方法を提供することにある。
本発明では、ゲート電極が形成されている基板上に、ゲ
ート絶縁層、真性半導体層、不純物が添加された半導体
層及びパッシベーティング層を順次形成して基板上に多
層構造体を形成する。これらの順次の層は同一の層形成
装置によって形成することができる。次に、エッチング
処理により、パッシベーション層のソース領域及びドレ
イン領域となる部分に開口を形成し、ソース接点及びド
レイン接点を形成する。この際、チャネルを形成する予
定の領域上にはパッシベーティング層が残存し、チャネ
ル領域をコンタミネーションから保護している。次に、
ソース及びドレイン接点をマスクとして利用してチャネ
ル領域となる予定の部分に反対導電型の不純物をパッシ
ベーティング層を介して注入し、前記不純物が添加され
た半導体層のソース領域とドレイン領域との間の部分を
高抵抗化してソース領域とドレイン領域とを電気的に絶
縁する。このTFTの製造方法では、チャネルを形成する
予定の真性半導体層及びその上に形成した半導体層が常
時パッシベーティング層により保護されているので、空
気やエッチング剤による汚染から十分に保護される利点
が達成される。さらに、パッシベーティング層を介して
反対導電型の不純物を注入しているので、高抵抗化処理
の精度を一層改善することができる。すなわち、半導体
層の表面から直接イオン注入を行なったのでは、当該半
導体層がダメージを受けるだけでなくイオン注入深さの
制御も困難になる。これに対して、パッシベーティング
層を介してイオン注入を行なえば、パッシベーティング
層が一種の緩衝層として機能し、注入深さの制御が一層
正確になる。
ート絶縁層、真性半導体層、不純物が添加された半導体
層及びパッシベーティング層を順次形成して基板上に多
層構造体を形成する。これらの順次の層は同一の層形成
装置によって形成することができる。次に、エッチング
処理により、パッシベーション層のソース領域及びドレ
イン領域となる部分に開口を形成し、ソース接点及びド
レイン接点を形成する。この際、チャネルを形成する予
定の領域上にはパッシベーティング層が残存し、チャネ
ル領域をコンタミネーションから保護している。次に、
ソース及びドレイン接点をマスクとして利用してチャネ
ル領域となる予定の部分に反対導電型の不純物をパッシ
ベーティング層を介して注入し、前記不純物が添加され
た半導体層のソース領域とドレイン領域との間の部分を
高抵抗化してソース領域とドレイン領域とを電気的に絶
縁する。このTFTの製造方法では、チャネルを形成する
予定の真性半導体層及びその上に形成した半導体層が常
時パッシベーティング層により保護されているので、空
気やエッチング剤による汚染から十分に保護される利点
が達成される。さらに、パッシベーティング層を介して
反対導電型の不純物を注入しているので、高抵抗化処理
の精度を一層改善することができる。すなわち、半導体
層の表面から直接イオン注入を行なったのでは、当該半
導体層がダメージを受けるだけでなくイオン注入深さの
制御も困難になる。これに対して、パッシベーティング
層を介してイオン注入を行なえば、パッシベーティング
層が一種の緩衝層として機能し、注入深さの制御が一層
正確になる。
動作特性に臨界的な影響を与える界面が汚染源に曝され
ることが既知のTFTの欠点の原因になっており、そのた
めに歩留りが低下していることを確かめた。たとえば、
まず上述した２つの既知のTFTの製造方法の第１製法に
おいて、ｎ形層は、パシベーション層の堆積の前にチャ
ネル領域上の部分がエッチング除去され、このため製造
中に真性層の表面が必然的に露出される。同様に、上述
した既知の方法の第２において、ｎ形シリコン層を堆積
する前にソースおよびドレイン接点領域上のシリコン窒
化物層を選択的にエッチング除去しているので、製造中
に真性シリコン層の表面部分、この場合には接点領域に
隣接する部分が露出されてしまう。本発明は、このよう
な重大な真性シリコンの界面の露出を回避するのを可能
にする。
ることが既知のTFTの欠点の原因になっており、そのた
めに歩留りが低下していることを確かめた。たとえば、
まず上述した２つの既知のTFTの製造方法の第１製法に
おいて、ｎ形層は、パシベーション層の堆積の前にチャ
ネル領域上の部分がエッチング除去され、このため製造
中に真性層の表面が必然的に露出される。同様に、上述
した既知の方法の第２において、ｎ形シリコン層を堆積
する前にソースおよびドレイン接点領域上のシリコン窒
化物層を選択的にエッチング除去しているので、製造中
に真性シリコン層の表面部分、この場合には接点領域に
隣接する部分が露出されてしまう。本発明は、このよう
な重大な真性シリコンの界面の露出を回避するのを可能
にする。
好適実施例において、上記半導体材料はアモルファスシ
リコンまたはポリシリコンを具えるが、他の半導体材
料、例えばゲルマニウムまたはシリコン／ゲルマニウム
合金を代わりに使用してもよい。
リコンまたはポリシリコンを具えるが、他の半導体材
料、例えばゲルマニウムまたはシリコン／ゲルマニウム
合金を代わりに使用してもよい。
被ドープ半導体層の前記領域は補償ドーピング注入によ
り高抵抗領域に変成される。このため一例として、ｎ形
半導体材料の被ドープ半導体層にｐ形補償イオン注入を
行なう。この他に補償ドーピング注入が例えばプロトン
を用いたイオン絶縁の形態で行われ得るが、この結果と
してこの領域のキャリアが捕らえられる欠点が生じる。
ドーピング補償は、アモルファスシリコンから成る真性
シリコンの場合には、約1018/cm3又はこれ以下の正味イ
オンドーピングレベルの場合結果としての抵抗率が高い
ために、比較的に容易に達成できる。この補償イオン注
入をもっと有効に実施するために、この工程は、金属の
ソースおよびドレイン接点を堆積および規定した後の製
造プロセスの段階でこれら接点をマスクとして使用して
開始されうる。さらに特に、ソースおよびドレイン接点
は、パシベーティング層内の窓をエッチングして被ドー
プ半導体層の各部分を露出させ、その後これら窓の内側
および回りに接点材料を堆積することにより形成しう
る。
り高抵抗領域に変成される。このため一例として、ｎ形
半導体材料の被ドープ半導体層にｐ形補償イオン注入を
行なう。この他に補償ドーピング注入が例えばプロトン
を用いたイオン絶縁の形態で行われ得るが、この結果と
してこの領域のキャリアが捕らえられる欠点が生じる。
ドーピング補償は、アモルファスシリコンから成る真性
シリコンの場合には、約1018/cm3又はこれ以下の正味イ
オンドーピングレベルの場合結果としての抵抗率が高い
ために、比較的に容易に達成できる。この補償イオン注
入をもっと有効に実施するために、この工程は、金属の
ソースおよびドレイン接点を堆積および規定した後の製
造プロセスの段階でこれら接点をマスクとして使用して
開始されうる。さらに特に、ソースおよびドレイン接点
は、パシベーティング層内の窓をエッチングして被ドー
プ半導体層の各部分を露出させ、その後これら窓の内側
および回りに接点材料を堆積することにより形成しう
る。
被ドープ半導体層は真性半導体層上に個別に堆積された
層として形成しうる。或は、この被ドープ半導体層は、
真性半導体層の厚み部分を変化させることにより形成し
うる。この厚さの変化はｎ形イオン注入プロセスにより
達成される。
層として形成しうる。或は、この被ドープ半導体層は、
真性半導体層の厚み部分を変化させることにより形成し
うる。この厚さの変化はｎ形イオン注入プロセスにより
達成される。
最終のTFTのチャネル上に変成された被ドープ半導体領
域を形成することは、補償された領域がチャネル領域に
おける不所望な光伝導を減少させる働きがあるという良
好な効果を達成する。液晶テレビジョン（LC−TV）のよ
うな表示装置におけるスイッチング素子として使用され
るTFTにとって光伝導は重要な問題であり、TFTを用いる
ことにより減少効果は、この課題に対して極めて有益で
ある。
域を形成することは、補償された領域がチャネル領域に
おける不所望な光伝導を減少させる働きがあるという良
好な効果を達成する。液晶テレビジョン（LC−TV）のよ
うな表示装置におけるスイッチング素子として使用され
るTFTにとって光伝導は重要な問題であり、TFTを用いる
ことにより減少効果は、この課題に対して極めて有益で
ある。
TFTは、半導体材料層上に延在し半導体材料層のソース
およびドレイン接点領域に対応する位置に窓が形成され
ているパシベーション層を含んでいる。そして、これら
の窓を介して、不純物がドープされている半導体層のソ
ース及びドレイン接点領域にソース及びドレイン接点を
形成する。これら窓が半導体材料層に開けられ、この半
導体材料層が代わりに真性半導体層を被覆するため、製
造中および後に真性半導体層が空気、エッチング剤また
は同様なものにより汚染されることが回避されうる。
およびドレイン接点領域に対応する位置に窓が形成され
ているパシベーション層を含んでいる。そして、これら
の窓を介して、不純物がドープされている半導体層のソ
ース及びドレイン接点領域にソース及びドレイン接点を
形成する。これら窓が半導体材料層に開けられ、この半
導体材料層が代わりに真性半導体層を被覆するため、製
造中および後に真性半導体層が空気、エッチング剤また
は同様なものにより汚染されることが回避されうる。
上述したように、接点領域及び中間部分の半導体材料層
は最初不純物がドープされた半導体で構成でき、この不
純物がドープされた半導体材料の抵抗性領域は、金属の
ソースおよびドレイン接点を形成した後これら接点をマ
スクとして使用して補償イオン注入を行うことにより形
成されるようにする。
は最初不純物がドープされた半導体で構成でき、この不
純物がドープされた半導体材料の抵抗性領域は、金属の
ソースおよびドレイン接点を形成した後これら接点をマ
スクとして使用して補償イオン注入を行うことにより形
成されるようにする。
好適実施例において、半導体材料はアモルファスシリコ
ンを含有する。他の実施例において、ポリシリコンとし
てもよい。しかし、当業者に明らかなように半導体材料
層および真性半導体層を構成する他の半導体材料を使用
してもよい。
ンを含有する。他の実施例において、ポリシリコンとし
てもよい。しかし、当業者に明らかなように半導体材料
層および真性半導体層を構成する他の半導体材料を使用
してもよい。
以下に本発明の薄膜トランジスタ製造方法およびかかる
薄膜トランジスタを使用する表示装置の実施例につい
て、図面に基づき説明する。
薄膜トランジスタを使用する表示装置の実施例につい
て、図面に基づき説明する。
（実施例） 第1a,1b図に関して、電界効果型TFTの第１実施例は、予
め形成したゲート電極12を支持する基体10の上に互いに
重畳する層を順次直接堆積することにより製造される。
基体10は何れの適切な絶縁材料、例えばガラスより成
る。ゲート電極はクロムを含むが、他の適切な材料を使
用することもできる。
め形成したゲート電極12を支持する基体10の上に互いに
重畳する層を順次直接堆積することにより製造される。
基体10は何れの適切な絶縁材料、例えばガラスより成
る。ゲート電極はクロムを含むが、他の適切な材料を使
用することもできる。
ゲート電極上に形成される多層構造体は、次の順序でそ
れぞれの層を具える。まず、一部がゲート電極上にあり
ゲート絶縁膜として作用するシリコン窒化物より成る層
14（ａ−Si3N4:H）、真性アモルファスシリコンより構
成され、この層によりチャンネル領域が形成される層16
（ａ−Si:H）、ソースおよびドレイン接点領域が形成さ
れる予定の（例えばリンのようなドーパントを使用し
て）ドープされたn+形アモルファスシリコン層18（n+a
−Si:H）、およびパッシベーティング用のシリコン窒化
物で構成される層20を具える。これら層14,16,18および
20の全てが標準成長技術によって形成される。上記多層
構造体は適切な堆積装置内にて連続的な行程で形成され
るが、この多層構造体の形成中のいかなる行程でもこの
堆積装置から取り外されることはない。この多層構造体
は単一片として一連の堆積工程により製造されるため、
これら層間に欠陥または不純物が生じる可能性が減じら
れ、高品質の界面が得られる。
れぞれの層を具える。まず、一部がゲート電極上にあり
ゲート絶縁膜として作用するシリコン窒化物より成る層
14（ａ−Si3N4:H）、真性アモルファスシリコンより構
成され、この層によりチャンネル領域が形成される層16
（ａ−Si:H）、ソースおよびドレイン接点領域が形成さ
れる予定の（例えばリンのようなドーパントを使用し
て）ドープされたn+形アモルファスシリコン層18（n+a
−Si:H）、およびパッシベーティング用のシリコン窒化
物で構成される層20を具える。これら層14,16,18および
20の全てが標準成長技術によって形成される。上記多層
構造体は適切な堆積装置内にて連続的な行程で形成され
るが、この多層構造体の形成中のいかなる行程でもこの
堆積装置から取り外されることはない。この多層構造体
は単一片として一連の堆積工程により製造されるため、
これら層間に欠陥または不純物が生じる可能性が減じら
れ、高品質の界面が得られる。
第1b図において、先の工程にて得られた多層構造体は膜
堆積装置から取り外され、選択的なウェットエッチ処理
（HF）に曝され、窓22および24を形成する。この窓22お
よび24はパシベーション層20を経て延在し、n+形アモル
ファスシリコン層18の上部表面部分を露出させる。その
後、金属（例えばクロムおよび／またはアルミニウム）
が蒸着により堆積されて、不純物がドープされたシリコ
ン層18のゲート電極12上にある領域の何れか一方の側で
層18と接触するソース電極26およびドレイン電極28を形
成する。この他に、ソースおよびドレイン接点としてn+
形アモルファスシリコンと金属との混成物を使用するこ
ともできる。
堆積装置から取り外され、選択的なウェットエッチ処理
（HF）に曝され、窓22および24を形成する。この窓22お
よび24はパシベーション層20を経て延在し、n+形アモル
ファスシリコン層18の上部表面部分を露出させる。その
後、金属（例えばクロムおよび／またはアルミニウム）
が蒸着により堆積されて、不純物がドープされたシリコ
ン層18のゲート電極12上にある領域の何れか一方の側で
層18と接触するソース電極26およびドレイン電極28を形
成する。この他に、ソースおよびドレイン接点としてn+
形アモルファスシリコンと金属との混成物を使用するこ
ともできる。
この段階において、n+形アモルファスシリコン層18は、
ゲート電極12上の窓22と24との間全体に亘って延在する
単一の連続層として延在し、真性アモルファスシリコン
層16の反転領域はチャネル領域を構成する。
ゲート電極12上の窓22と24との間全体に亘って延在する
単一の連続層として延在し、真性アモルファスシリコン
層16の反転領域はチャネル領域を構成する。
次に、補償イオン注入処理を行なう。この処理は、ソー
ス及びドレイン接点26及び28の縁部をマスクとして用
い、第１図ｂに矢印で示すようにn+形アモルファスシリ
コン層18のゲート電極上に位置する区域にパッシベーテ
ィング層を介して付加的なドーピングを行ない、次にア
ニールを施す。使用されるドーパントはボロンのような
適切なp+型ドーパントを含み、選定されたレベル（濃
度）で行ない、第１図ｂの符号30で示される層18のイオ
ン注入される部分が、十分に高抵抗となりn+形層18のソ
ース及びドレイン領域を構成する区域間でいかなる伝導
も阻止される選択したレベル（濃度）になるまで行な
い、この部分30によってソース接点領域とドレイン接点
領域とを分離する。従って、この補償のイオン注入処理
が、n+形アモルファスシリコン層18のn+形ソース接点お
よびドレイン接点領域の向き合う端縁を物理的にも電気
的にも規定し分離する働きがあるということが分かる。
従って、形成されたソース接点およびドレイン接点領域
は、イオン注入領域30の真下の真性アモルファスシリコ
ン層16の中間領域の両端縁に隣接して存在し、中間領域
はトランジタのチャネル領域として作用する。
ス及びドレイン接点26及び28の縁部をマスクとして用
い、第１図ｂに矢印で示すようにn+形アモルファスシリ
コン層18のゲート電極上に位置する区域にパッシベーテ
ィング層を介して付加的なドーピングを行ない、次にア
ニールを施す。使用されるドーパントはボロンのような
適切なp+型ドーパントを含み、選定されたレベル（濃
度）で行ない、第１図ｂの符号30で示される層18のイオ
ン注入される部分が、十分に高抵抗となりn+形層18のソ
ース及びドレイン領域を構成する区域間でいかなる伝導
も阻止される選択したレベル（濃度）になるまで行な
い、この部分30によってソース接点領域とドレイン接点
領域とを分離する。従って、この補償のイオン注入処理
が、n+形アモルファスシリコン層18のn+形ソース接点お
よびドレイン接点領域の向き合う端縁を物理的にも電気
的にも規定し分離する働きがあるということが分かる。
従って、形成されたソース接点およびドレイン接点領域
は、イオン注入領域30の真下の真性アモルファスシリコ
ン層16の中間領域の両端縁に隣接して存在し、中間領域
はトランジタのチャネル領域として作用する。
n+形アモルファスシリコン層18のイオン注入部分30の補
償処理は、トラップが低い正味イオンドーピングレベル
で導通を抑止するため、アモルファスシリコン内で比較
的容易に達成される。1018/cm3かそれ以下のイオンドー
ピングレベルにて得られた抵抗率は極めて高く、ソース
接点とドレイン接点との間のイオン注入領域30を通る導
通を抑止する目的を満足する。
償処理は、トラップが低い正味イオンドーピングレベル
で導通を抑止するため、アモルファスシリコン内で比較
的容易に達成される。1018/cm3かそれ以下のイオンドー
ピングレベルにて得られた抵抗率は極めて高く、ソース
接点とドレイン接点との間のイオン注入領域30を通る導
通を抑止する目的を満足する。
上記方法を使用すれば、最終ソース接点およびドレイン
接点領域並びにチャネル領域の一部分における真性シリ
コン層16の露出した界面空気、汚れまたはエッチング液
のような汚染物質が侵入するのを避けることができる。
この結果、上記のように生産されるTFTの動作特性にお
いて高い信頼性、性能の向上、程度の良い再現性および
均一性が得られる。
接点領域並びにチャネル領域の一部分における真性シリ
コン層16の露出した界面空気、汚れまたはエッチング液
のような汚染物質が侵入するのを避けることができる。
この結果、上記のように生産されるTFTの動作特性にお
いて高い信頼性、性能の向上、程度の良い再現性および
均一性が得られる。
ソースおよびドレイン接点領域のn+形材料はソースおよ
びドレイン接点に対して良好な注入特性を与え、均一性
および再現性が向上すると共に同じようにカレント・ク
ロウディング効果も減じることが分かる。
びドレイン接点に対して良好な注入特性を与え、均一性
および再現性が向上すると共に同じようにカレント・ク
ロウディング効果も減じることが分かる。
実例を挙げれば、真性アモルファスシリコン層16および
ゲート絶縁層14の厚さは、それぞれ約0.1および0.4マイ
クロメータとしうる。n+形アモルファスシリコン層18は
約0.08マイクロメータの厚さを有し、この例では一般に
長方形でるチャネル領域の寸法は、長さが約８マイクロ
メータおよび幅が40マイクロメータを有する。この結果
得られたTFTは約2.5Vのしきい値電圧（VT）を有し、0.4
cm2V-1s-1の移動度を有する。真性アモルファスシリコ
ン層の厚さが0.1〜0.4マイクロメータの範囲で変化して
も、層厚さが増加するためにオフ電流の僅かな増加があ
るものの、特性の変化はほとんどない。
ゲート絶縁層14の厚さは、それぞれ約0.1および0.4マイ
クロメータとしうる。n+形アモルファスシリコン層18は
約0.08マイクロメータの厚さを有し、この例では一般に
長方形でるチャネル領域の寸法は、長さが約８マイクロ
メータおよび幅が40マイクロメータを有する。この結果
得られたTFTは約2.5Vのしきい値電圧（VT）を有し、0.4
cm2V-1s-1の移動度を有する。真性アモルファスシリコ
ン層の厚さが0.1〜0.4マイクロメータの範囲で変化して
も、層厚さが増加するためにオフ電流の僅かな増加があ
るものの、特性の変化はほとんどない。
このTFTはその他に、補償イオン注入部分30が、チャネ
ル領域に生じた光誘導キャリアを取り込む作用により隣
接するチャネル領域内の不所望な光電効果を減ずる働き
があるという重要な利点がある。この様子が第３図に示
されている。第３図において、この図の曲線Ｉは、上記
TFTに対し４×104ルックスの照明を当てた条件下で、ゲ
ート電極VG（ボルト）とリークおよびオン電流IL（アン
ペア）との関係を示し、カーブIIは上記カーブＩと比較
される既知（冒頭段に記載されたような）のTFTと等価
な形態のTFTの特性を示す。
ル領域に生じた光誘導キャリアを取り込む作用により隣
接するチャネル領域内の不所望な光電効果を減ずる働き
があるという重要な利点がある。この様子が第３図に示
されている。第３図において、この図の曲線Ｉは、上記
TFTに対し４×104ルックスの照明を当てた条件下で、ゲ
ート電極VG（ボルト）とリークおよびオン電流IL（アン
ペア）との関係を示し、カーブIIは上記カーブＩと比較
される既知（冒頭段に記載されたような）のTFTと等価
な形態のTFTの特性を示す。
つぎに第2a図および第2b図においては、TFTの製造時に
異なる工程を行った本発明の第２の実施例を示す。この
実施例はn+形アモルファスシリコン層が形成される行程
を除いて、先に説明した実施例とほとんど同様であり、
したがって対応する部分には同一の符号を付すことにす
る。
異なる工程を行った本発明の第２の実施例を示す。この
実施例はn+形アモルファスシリコン層が形成される行程
を除いて、先に説明した実施例とほとんど同様であり、
したがって対応する部分には同一の符号を付すことにす
る。
基体10上のゲート電極12上にシリコン窒化物層14を堆積
した後に、真性アモルファスシリコン層16を前に説明し
たように堆積させる。しかし、この方法においては、こ
の堆積工程に続いてシリコン窒化物の別のパシベーティ
ング層の堆積を行う。この次に多層構造体を形成するた
めに、（リンのような）ｎ形ドーパントを使用し、パシ
ベーション層20を経てイオン注入処理を実施する。これ
を第2a図の矢印にて示す。真性アモルファスシリコン層
16の厚さ方向の上側部分のみをn+形材料18′に変成さ
せ、一方において上記層16の低部には上記イオン注入処
理から影響されないようにする。これらの処理はプラズ
マ堆積装置内で連続的に行われ、これら処理のどの工程
でも基体をとりはずすことがない。ドープされたシリコ
ン層18′は、チャネルを構成する真性アモルファスシリ
コン層16ら成る領域上のソース接点およびドレイン接点
領域を最終的に形成する領域の間で、連続かつ均一な層
として延在する。
した後に、真性アモルファスシリコン層16を前に説明し
たように堆積させる。しかし、この方法においては、こ
の堆積工程に続いてシリコン窒化物の別のパシベーティ
ング層の堆積を行う。この次に多層構造体を形成するた
めに、（リンのような）ｎ形ドーパントを使用し、パシ
ベーション層20を経てイオン注入処理を実施する。これ
を第2a図の矢印にて示す。真性アモルファスシリコン層
16の厚さ方向の上側部分のみをn+形材料18′に変成さ
せ、一方において上記層16の低部には上記イオン注入処
理から影響されないようにする。これらの処理はプラズ
マ堆積装置内で連続的に行われ、これら処理のどの工程
でも基体をとりはずすことがない。ドープされたシリコ
ン層18′は、チャネルを構成する真性アモルファスシリ
コン層16ら成る領域上のソース接点およびドレイン接点
領域を最終的に形成する領域の間で、連続かつ均一な層
として延在する。
TFTの製造は一般に前述の実施例に関する記載のように
して続行される。この製造において、パシベーション層
20に窓をエッチ処理により形成し、金属（例えばCrおよ
び／またはAl、ならびにn+a−Siプラスメタル）を堆積
しソースおよびドレイン接点を形成し、次にソース接点
およびドレイン接点の端縁をマスクとして使用し、（ボ
ロンのような）p+形ドーパントを使用して補償イオン注
入処理を行い、次いでアニール処理を行う。この結果、
被ドープシリコン層18′の部分30は高抵抗材料に変成さ
れ、ソース接点およびドレイン接点の間で高抵抗材料部
分30を流れる電流が抑止される。
して続行される。この製造において、パシベーション層
20に窓をエッチ処理により形成し、金属（例えばCrおよ
び／またはAl、ならびにn+a−Siプラスメタル）を堆積
しソースおよびドレイン接点を形成し、次にソース接点
およびドレイン接点の端縁をマスクとして使用し、（ボ
ロンのような）p+形ドーパントを使用して補償イオン注
入処理を行い、次いでアニール処理を行う。この結果、
被ドープシリコン層18′の部分30は高抵抗材料に変成さ
れ、ソース接点およびドレイン接点の間で高抵抗材料部
分30を流れる電流が抑止される。
さらに、第1bおよび2b図に示すTFTデバイスに、例えば
第1b図の点線で示される多層構造体上を完全に覆って延
在する第２のパシベーティング層（32）を設けることも
できる。関連する表示素子を制御するためTFTをスイッ
チング素子として使用する液晶表示装置において、この
第２のパシベーティング層（32）は既知の方法の液晶材
料に対する配向層としても働くポリイミド材料を含むこ
とができる。
第1b図の点線で示される多層構造体上を完全に覆って延
在する第２のパシベーティング層（32）を設けることも
できる。関連する表示素子を制御するためTFTをスイッ
チング素子として使用する液晶表示装置において、この
第２のパシベーティング層（32）は既知の方法の液晶材
料に対する配向層としても働くポリイミド材料を含むこ
とができる。
上記実施例の両例において、シリコン窒化物層14を形成
するシリコン窒化物の代わりに酸化珪素を使用してもよ
い。さらに前述したように、他の半導体材料、例えばポ
リシリコンをアモルファスシリコン層16および18に使用
することも考えられる。
するシリコン窒化物の代わりに酸化珪素を使用してもよ
い。さらに前述したように、他の半導体材料、例えばポ
リシリコンをアモルファスシリコン層16および18に使用
することも考えられる。
上述された複数のTFTを共通の基体上にアレイ状に同時
に容易に製造することができる。TFTが表示素子スイッ
チとして使用される液晶のような電気光学表示装置、エ
レクトロクロミックまたはエレクトロルミネッセントの
アクティブマトリックスアドレス指定される表示装置に
おいて、TFTが、TFTのドレイン接点が既知の仕様で同一
基体上に施される関連の表示素子電極に接続される状態
で、表示素子の各一個の横に列および行に配設される。
同一行の全てのTFTのソース接点が相互接続されるよう
に、同一列の全てのTFTのゲートが相互接続される。列
および行のアドレス導体のセットより構成されるTFTの
間で所望の相互接続が、TFTの金属層の堆積と同時に確
立される。全ての表示素子に共通の電極が、TFTを支持
する基体から離間された別の基体上に、その間に収容さ
れる電気光学材料とともに保持される。
に容易に製造することができる。TFTが表示素子スイッ
チとして使用される液晶のような電気光学表示装置、エ
レクトロクロミックまたはエレクトロルミネッセントの
アクティブマトリックスアドレス指定される表示装置に
おいて、TFTが、TFTのドレイン接点が既知の仕様で同一
基体上に施される関連の表示素子電極に接続される状態
で、表示素子の各一個の横に列および行に配設される。
同一行の全てのTFTのソース接点が相互接続されるよう
に、同一列の全てのTFTのゲートが相互接続される。列
および行のアドレス導体のセットより構成されるTFTの
間で所望の相互接続が、TFTの金属層の堆積と同時に確
立される。全ての表示素子に共通の電極が、TFTを支持
する基体から離間された別の基体上に、その間に収容さ
れる電気光学材料とともに保持される。
かかるアクティブマトリックスアドレス指定される表示
装置およびそれらの動作が良く知られており、このため
典型例の表示装置、特にアクティブマトリックス液晶表
示装置の以下の記載は短くすることにする。
装置およびそれらの動作が良く知られており、このため
典型例の表示装置、特にアクティブマトリックス液晶表
示装置の以下の記載は短くすることにする。
第４図には表示素子の典型的な一つおよび表示装置の関
連するTFTを図式的かつ平面的に示す。第５図は第４図
のＶ−Ｖ線上の断面図である。
連するTFTを図式的かつ平面的に示す。第５図は第４図
のＶ−Ｖ線上の断面図である。
列および行のアドレス導体の各対（41,42）の交差部分
に隣接する基体10に形成される表示素子は透明なITO電
極40より構成され、このアドレス導体41,42にゲート信
号およびデータ信号がそれぞれ動作時に供給される。TF
T44は、電極40およびアドレス導体の間に接続される。
そのときゲート12は列アドレス導体41に接続され、TFT4
4のソース26は行アドレス導体42の一部を含み、TFT44の
ドレイン28は集積形態の延長部45により電極40に接続さ
れる。ゲート電極およびゲート絶縁層14を構成する窒化
物材料を堆積する前に、電極40は基体10に直接に形成さ
れ、この電極40上に窒化物材料が同様にして延在する。
接点パッド46は電極40上のゲート12と同時に形成され
る。窓ばメタライゼーションの前に窒化物材料14を経て
エッチングされ、このため延長部45は接点パッド46に接
触する。
に隣接する基体10に形成される表示素子は透明なITO電
極40より構成され、このアドレス導体41,42にゲート信
号およびデータ信号がそれぞれ動作時に供給される。TF
T44は、電極40およびアドレス導体の間に接続される。
そのときゲート12は列アドレス導体41に接続され、TFT4
4のソース26は行アドレス導体42の一部を含み、TFT44の
ドレイン28は集積形態の延長部45により電極40に接続さ
れる。ゲート電極およびゲート絶縁層14を構成する窒化
物材料を堆積する前に、電極40は基体10に直接に形成さ
れ、この電極40上に窒化物材料が同様にして延在する。
接点パッド46は電極40上のゲート12と同時に形成され
る。窓ばメタライゼーションの前に窒化物材料14を経て
エッチングされ、このため延長部45は接点パッド46に接
触する。
上記表示装置は、全ての表示素子に共通なITO電極48を
担持する、例えばガラスのような別の透明基体47を有
し、この場合に、ITO電極48とTFT44および表示素子電極
40との間のスペースには液晶材料55が満たされている。
担持する、例えばガラスのような別の透明基体47を有
し、この場合に、ITO電極48とTFT44および表示素子電極
40との間のスペースには液晶材料55が満たされている。
基体10上の多層構造体の表面および共通なITO電極の表
面にはポリイミド層50,51がそれぞれ被覆されており、
この被服層は液晶（LC）材料に対するアライメント層と
して働く。ポリイミド層51はTFT44に対し第２のパシベ
ーション層としての役割も有する。
面にはポリイミド層50,51がそれぞれ被覆されており、
この被服層は液晶（LC）材料に対するアライメント層と
して働く。ポリイミド層51はTFT44に対し第２のパシベ
ーション層としての役割も有する。
上述したTFTの実施例に対し種々の変形例が考えられ
る。例えばゲート、ゲート絶縁層およびパシベーション
層、ならびにソース接点およびドレイン接点が特定の材
料より構成されることを記載したが、これら材料の他に
適切な材料を用いることも当業者であれば容易に理解で
きる。
る。例えばゲート、ゲート絶縁層およびパシベーション
層、ならびにソース接点およびドレイン接点が特定の材
料より構成されることを記載したが、これら材料の他に
適切な材料を用いることも当業者であれば容易に理解で
きる。
第1aおよび1b図は異なる製造段階でのTFTの第１実施例
を示す実寸でないそれぞれ断面図、 第2a及び2b図は異なる製造段階でのTFTの第２実施例を
示す実寸でないそれぞれ断面図、 第３図は本発明により製造されたTFTおよび既知のTFTに
対して照明を当てた状態下でのゲート電圧およびリーク
およびオン電流の関係を示すグラフ図、 第４図は本発明によるアクティブマトリックスアドレス
指定される液晶表示装置の表示素子を関連するTFTおよ
びアドレス導体とともに示す線図的な平面図、 第５図は第４図のＶ−Ｖ線上の断面図である。 10……基体、12……ゲート電極 14……シリコン窒化物 16……真性アモルファスシリコン層 18……n+形アモルファスシリコン層 20……パシベーション層 22……窓、24……窓 26……ソース電極、28……ドレイン電極 30……イオン注入領域 32……第２のパシベーティング層 40……ITO電極、41,42……アドレス導体 44……TFT、45……延長部 46……接点パッド、47……透明基体 48……ITO電極 50,51……ポリイミド層 55……液晶材料
を示す実寸でないそれぞれ断面図、 第2a及び2b図は異なる製造段階でのTFTの第２実施例を
示す実寸でないそれぞれ断面図、 第３図は本発明により製造されたTFTおよび既知のTFTに
対して照明を当てた状態下でのゲート電圧およびリーク
およびオン電流の関係を示すグラフ図、 第４図は本発明によるアクティブマトリックスアドレス
指定される液晶表示装置の表示素子を関連するTFTおよ
びアドレス導体とともに示す線図的な平面図、 第５図は第４図のＶ−Ｖ線上の断面図である。 10……基体、12……ゲート電極 14……シリコン窒化物 16……真性アモルファスシリコン層 18……n+形アモルファスシリコン層 20……パシベーション層 22……窓、24……窓 26……ソース電極、28……ドレイン電極 30……イオン注入領域 32……第２のパシベーティング層 40……ITO電極、41,42……アドレス導体 44……TFT、45……延長部 46……接点パッド、47……透明基体 48……ITO電極 50,51……ポリイミド層 55……液晶材料
Claims (5)
- 【請求項１】ゲート電極が形成されている基板上に、ゲ
ート絶縁層と、このゲート電極上にチャネル領域を形成
することになる真性半導体層と、この真性半導体層上に
形成され、ソース領域及びドレイン領域を形成すること
になる不純物がドープされた半導体層とが積層された多
層構造体を形成して薄膜トランジスタを製造するに当た
り、 前記不純物がドープされた半導体層上にパッシベーティ
ング層を形成し、このパッシベーティング層に窓を形成
して不純物がドープされた半導体層の所定の部分を露出
させ、接点材料を堆積してソース接点及びドレイン接点
を形成し、これらソース接点及びドレイン接点をマスク
として用い、前記不純物がドープされた半導体層の導電
型とは異なる反対導電型の不純物を前記パッシベーティ
ング層を介して前記不純物がドープされた半導体層中に
注入して前記不純物がドープされた半導体層の一部を高
抵抗領域に変成して前記ソース領域とドレイン領域とを
分離することを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】前記真性半導体層及び不純物がドープされ
た半導体層をアモルファスシリコンで構成したことを特
徴とする請求項１に記載の薄膜トランジスタの製造方
法。 - 【請求項３】前記真性半導体層及び不純物がドープされ
た半導体層を多結晶シリコンで構成したことを特徴とす
る請求項１に記載の薄膜トランジスタの製造方法。 - 【請求項４】前記真性半導体層及び不純物がドープされ
た半導体層を個別の層として順次堆積することを特徴と
する請求項１から３までのいずれか１項に記載の薄膜ト
ランジスタの製造方法。 - 【請求項５】前記不純物がドープされた半導体層を、前
記真性半導体層の一部の厚さに亘って不純物を添加する
ことによって形成することを特徴とする請求項１から３
までのいずれか１項に記載の薄膜トランジスタの製造方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8822960.4 | 1988-09-30 | ||
| GB8822960A GB2223353A (en) | 1988-09-30 | 1988-09-30 | Thin-film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168630A JPH02168630A (ja) | 1990-06-28 |
| JPH0744278B2 true JPH0744278B2 (ja) | 1995-05-15 |
Family
ID=10644511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25380489A Expired - Lifetime JPH0744278B2 (ja) | 1988-09-30 | 1989-09-30 | 薄膜トランジスタの製造方法 |
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| Country | Link |
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| EP (1) | EP0361609B1 (ja) |
| JP (1) | JPH0744278B2 (ja) |
| KR (1) | KR900005613A (ja) |
| DE (1) | DE68912482T2 (ja) |
| GB (1) | GB2223353A (ja) |
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- 1988-09-30 GB GB8822960A patent/GB2223353A/en not_active Withdrawn
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1989
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- 1989-09-25 EP EP89202406A patent/EP0361609B1/en not_active Expired - Lifetime
- 1989-09-27 KR KR1019890013873A patent/KR900005613A/ko active IP Right Grant
- 1989-09-30 JP JP25380489A patent/JPH0744278B2/ja not_active Expired - Lifetime
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