KR950012702A - 박막트랜지스터 제조방법 - Google Patents

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KR950012702A
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이후영
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이헌조
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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로 박막트랜지스터 제조공정시 소오스 및 드레인 전극형성 후 활성층상의 노출된n+층 제거시, n1층의 언더-에치나 오버-에치에 의해 환성층이 손상되는 것을 방지하기 위해 활성층 형성후 픽셀(화소전극)을 먼저 형성하면서 동시에 활성층 상에 에치-스톱퍼로서 ITO막을 형성한 후, 전극의 오믹 콘택용 n1층과 금속을 차례로 형성하고 소오스 및 드레인 전극을 패터닝함으로써, 활성층상의 ITO막이 n+층 에치시 에치-스톱퍼 역활을 하도록 하여 활성층의 손상을 방지하도록 하였다.

Description

박막트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도(A) 내지 (F)는 본 발명의 박막트랜지스터 공정단면도.

Claims (1)

  1. 투광성 절연기한(1)상의 선택영역에 일정폭을 갖는 복수개의 게이트(2)를 형성하는 공정 ; 전표면상에 게이트 절연막(3)을 형성하고, 일측게이트(2)의 상측게이트 절연막(3)상에 일정폭으로 환성층(4)을 형성하는 공정 ; 전표면상에 ITO막을 증착하고 패터닝하여 활성층(4)상과 게이트 절연막(3)의 선택 영역에 동시에 일정폭을 갖는 ITO막(5a)과 픽셀(5b)을 형성하는 공정; 전표면상에 n+층(6)과 전극용 금속을 차례로 형성하고 패터닝하여 활성층(4)과 ITO막(5a)상측에 걸켜 일정폭을 갖는 소오스전극(7)과 ITO막(5a)과 픽셀(5b)의 상측사이에 일정폭을 갖는 드레인 전극(8)을 형성하는 공정 ; 상기 활성층(4)상의 노출된 ITO막 (5a)을 제거하고 전표면상에 소자보호용 절연막(9)을 형성하는 공정으로 이루어짐을 특징으로 하는 박막트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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