KR950012761A - 박막트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로 한기판상에 동시에 제조되는 회로부와 픽셀부의 박막트랜지스터를 차별화하여 각각 적합한 특성을 나타내도록 제조하기 위해 회로부의 활성층 형성시 픽셀부를 감광막 패턴으로 차폐한후 인듐이 도핑된 CdSe으로 회로부 활성층을 형성하고, 픽셀부 활성층 형성시는 회로부의 감광막으로 차폐한후 CdSe을 픽셀부의 활성층을 형성함으로써 회로부의 활성층을 차별화시켜 픽셀부와 형성함으로써 픽셀부와 회로부의 활성층을 차별화시켜 형성됨으로써 각기 적합한 특성을 나타내도록회로부와 픽셀부의 박막트랜지스터를 제조할 수 있다.

Description

박막트랜지스터 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도 (A) 내지 (G)는 본 발명의 박막트랜지스터 공정단면도,

제2도 (A) (B)는 본 발명의 다른 실시예를 나타낸 공정단면도

Claims (5)

1. 투광성 절연기판(1)상의 선택영역에 각각 복수개의 회로부 및 픽셀부 박막트랜지스터의 게이트(2a, 2b)를 형성하고, 전표면상에 게이트 절연막(3)을 형성하는 공정 ; 상기 게이트 절연막(3)상에 ITO막을 형성하고, 패터닝하여 회로부와 픽셀부의 소오스 및 드레인 전극(4a, 4b)을 형성하는 공정 . 상기 픽셀부 박막트랜지스터 위치에만 제1감광막 패턴(5)을 형성하고 전표면상에 인듐(In)이 도핑된 CdSe(6)을 형성한 후, 회로부 박막트랜지스터 위치의 게이트(2a)상측 일정폭을 제외한 나머지 부분의 인듐이 도핑된 CdSe(6)을 제거하여 회로부의 활성층(6a)을 형성하고, 잔존하는 제1감광막 패턴(5a)을 제거하는 공정; 상기 회로부 박막트랜지스터 위치에만 제2감광막 패턴(7)을 형성하고, 전표면상에 CdSe(8)을 형성한후, 픽셀부 박막트랜지스터 위치의 게이트(2b)상측의 일정폭을 제외한 나머지 부분을 제거하여 픽셀부의 활성층(8a)을 형성하는 공정; 으로 이루어짐을 특징으로 하는 박막트랜지스터 제조방법.
2. 제1항에 있어서, 소오스 및 드레인 전극(4a, 4b)은 인듐(In)으로 형성함을 특징으로 하는 박막트랜지스터 제조방법.
3. 제1항에 있어서, 인듐이 도핑된 CdSe(6)은 코-스퍼터링(co-sputtering) 또는 코-이배퍼레이션(co-evaporation)법으로 형성함을 특징으로 하는 박막트랜지스터 제조방법.
4. 제1항에 있어서, 게이트 절연막(3)상에 소오스 및 드레인 전극(4a,4b)를 형성한후, 전표면상에 CdSe(8) 인듐(20)을 연속증착하고, 픽셀부 박막트랜지스터 위치의 인듐(20)을 모두 제거한 다음 열처리 공정을 수행하고, 회로부와 픽셀부의 활성층(6a,8a)을 동시에 패터닝함을 특징으로 하는 박막트랜지스터 제조방법.
5. 제4항에 있어서, 인듐(20)은 20Å이하의 두께로 형성함을 특징으로 하는 박막트랜지스터 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.