KR940002942A - 반도체 장치의 콘택 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract 12
- 238000005530 etching Methods 0.000 claims abstract 16
- 125000006850 spacer group Chemical group 0.000 claims abstract 2
- 230000015572 biosynthetic process Effects 0.000 claims 3
- 239000011248 coating agent Substances 0.000 claims 3
- 238000000576 coating method Methods 0.000 claims 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims 2
- 238000000059 patterning Methods 0.000 claims 2
- 239000000758 substrate Substances 0.000 claims 2
- 238000000206 photolithography Methods 0.000 abstract 3
- 238000004519 manufacturing process Methods 0.000 abstract 2
- 230000007547 defect Effects 0.000 abstract 1
- 238000001459 lithography Methods 0.000 abstract 1
- 230000003287 optical effect Effects 0.000 abstract 1
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Abstract
반도체 제조장치에 있어, 종래의 콘택 형성방법은 사진공정에 의하여 콘택패턴을 형성한후 식각공정을 거쳐야만 원하는 콘택을 만들 수 있었던 것에 반해, 본 발명은 셀프-얼라인 (self-Align)방식에 의하여 반도체 제조공정중에 생긴 패턴과 위상(Topology) 및 식각률(Etch Rate)이 다른 절연막질을 이용하여 사진식각공정을 거치지않고 스페이서 엣치공정만으로 콘택을 형성할 수 있게 되어 0.5㎛리소그라피 기술의 어려움과 사진식각공정상의 문제점, 예컨데 정렬불량, 콘택홀 불량, 포커스 불량등을 해결할수 있을 뿐 아니라 사진식각 공정시 문제시 되었던 콘택의 광학적 한계를 개선하여 고집적 소자의 스몰 사이즈 콘택을 형성할 수 있게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(A) 내지 제2(C)도는 본 발명의 제1실시예에 따른 2층의 절연막을 사용한 콘택 형성방법을 나타낸 단면도,
제3(A) 내지 제3(E)도는 본 발명의 제2실시예에 따른 3층의 절연막을 사용한 콘택 형성방법을 나타낸 단면도.
Claims (9)
- 반도체 기판상에 반도체 소자를 형성하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제1식각률을 갖는 제1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극 위에만 제1절연막이 남도록 패터닝하는 재3공정과, 상기 제1절연막과 식각률이 같은 제2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 제2절연막에 비해 식각률이 상대적으로 높은 제3절연막을 전면적으로 제4공정에서 형성된 패턴상에 도포하는 제5공정, 및 상기 제2절연막과 제3절연막의 식각률이 소정의 비를 갖도록 스페이서 에칭을 실시하는 제6공정으로 구성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제1절연막, 제2절연막 및 제3절연막은 소정의 두께를 가지고 HTO막, HTO막 및 BPSG이 순차적으로 형성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항 및 제2항에 있어서, 상기 제1절연막, 제2절연막 및 제3절연막의 두께는 약 1000Å, 3000Å 및 3000Å로 도포됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제1항에 있어서, 상기 제2절연막과 상기 제3절연막의 식각률은 1 : 1.6의 비가 됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 반도체 기판상에 반도체 소자를 형성하기 위하여 게이트 전극을 형성하는 제1공정과, 상기 게이트 전극위에 버리드 콘택 형성의 토폴로지를 위하여 제1식각률을 갖는 제 1절연막을 도포하는 제2공정과, 제2공정을 거친 상기 반도체 소자의 게이트 전극위에만 제1절연막이 남도록 패터닝하는 제3공정과, 상기 제1절연막과 식각률이 같은 제2절연막을 전면적으로 제3공정에서 형성된 패턴상에 도포하는 제4공정과, 상기 제2절연막에 비해 식각률이 상대적으로 높은 제3절연막을 전면적으로 제4공정에서 형성된 패턴상에 도포하는 제5공정과, 상기 제3절연막에 비해 식각률이 상대적으로 낮은 제4절연막을 전면적 으로 제5공정에서 형성된 패턴상에 도포하는 제6공정과, 상기 제4절연막과 상기 제3절연막의 식각률이 소정의 비를 갖도록 스페이스 에칭을 실시하는 제7공정 및 상기 제7공정후 식각되지 않은 소정의 제3절연막의 콘택 바운더리를 완만하게 하기 위하여 상기 제3절연막을 열처리하는 제8공정으로 구성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막은 소정의 두께를 가지고 HTO막, HTO막, BPSG막 및 HTO막이 순차적으로 형성됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항 및 제6항에 있어서, 상기 제1절연막, 제2절연막, 제3절연막 및 제4절연막의 두께는 약 1000Å, 1500Å, 3000Å 및 2000Å 도포됨을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 상기 제6공정에서 도포된 상기 제4절연막이 제5공정에서 도포된 상기 제3절연막 보다 식각률이 낮게 도포되어 콘택의 모서리에 소정의 제3절연막이 남아있게 되는 것을 특징으로 하는 반도체 장치의 콘택 형성방법.
- 제5항에 있어서, 상기 제4절연막과 상기 제3절연막의 식각률은 1 : 1.6의 비가 됨을 특징으로 하는 반도체 장치의 콘택 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012174A KR960000366B1 (ko) | 1992-07-08 | 1992-07-08 | 반도체 장치의 콘택 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920012174A KR960000366B1 (ko) | 1992-07-08 | 1992-07-08 | 반도체 장치의 콘택 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940002942A true KR940002942A (ko) | 1994-02-19 |
| KR960000366B1 KR960000366B1 (ko) | 1996-01-05 |
Family
ID=19336037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920012174A KR960000366B1 (ko) | 1992-07-08 | 1992-07-08 | 반도체 장치의 콘택 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR960000366B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980000415A (ko) * | 1996-06-29 | 1998-03-30 | 이능희 | 무좀방지 효과가 있는 네일락카 조성물 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09270461A (ja) * | 1996-03-29 | 1997-10-14 | Mitsubishi Electric Corp | 半導体装置 |
-
1992
- 1992-07-08 KR KR1019920012174A patent/KR960000366B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980000415A (ko) * | 1996-06-29 | 1998-03-30 | 이능희 | 무좀방지 효과가 있는 네일락카 조성물 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960000366B1 (ko) | 1996-01-05 |
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