KR910013489A - 박막 트랜지스터와 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

박막 트랜지스터와 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도는 본 발명에 의한 박막 트랜지스터의 단면도,

제3a도 내지 제3i도는 제2도에 도시된 박막 트랜지스터의 제조공정을 설명하기 위한 제조공정도.

Claims (8)

1. 유리기판상에 형성된 베이스 필림층; 상기 베이스 필림층위에 형성된 게이트전극; 상기 게이트전극이 형성되지 않은 베이스 필림층위에 상기 게이트전극의 두께와 동일하며 게이트전극의 둘레에 융기된 부분을 갖도록 형성된 제1게이트 절연층; 상기 게이트전극과 제1게이트 절연층위에 형성된 제2게이트 절연층; 상기 제2게이트 절연층위에 형성된 제2게이트 절연층; 상기 제2게이트 절연층위에 형성된 비정질 반도체층과 오믹층의 반도체 패드; 상기 제2게이트 절연층과 오믹층위에 형성된 전극패턴을 구비하여 됨을 특징으로 하는 박막 트랜지스터.
2. 유리기판상에 베이스 필림층을 코팅하고 그 위에 게이트전극을 형성하는 제1공정과; 상기 제1공정에서 얻어진 샘플위에 상기 게이트전극의 두께와 동일하게 평탄화하되, 게이트전극의 둘레에 융기된 부분을 갖는 제1게이트 절연층을 형성하는 제2공정과; 상기 제2공정에서 얻어진 샘플위에 제2게이트 절연층, 비정질 반도체층 및 오믹층을 연속적으로 적층하여 반도체 패드를 형성하는 제3공정과; 상기 제3공정에서 얻어진 샘플위에 소오스 전극, 드레인전극 및 화소전극을 형성하는 제4공정과; 상기 제4공정에서 얻어진 소오스전극과 드레인전극 사이에 남아 있는 오믹층을 제거하는 제5공정으로 이루어지는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
3. 제9항에 있어서, 상기 제2공정은 상기 제1공정에서 얻어진 샘플위에 제1게이트 절연층을 형성하는 단계와; 이 제1게이트 절연층위에 포토레지스트를 도포하는 단계와; 유리기판의 배면으로 부터 빛을 조사하여 포토레지스트패턴을 형성하는 단계와; 이 포토레지스트 패턴을 통해 상기 제1게이트 절연층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
4. 제2항 또는 제3항중의 어느 한 항에 있어서, 상기 제3공정의 반도체 패드는 반응성 이온 에칭 공정을 통해서 형성하게 하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
5. 제4항에 있어서, 상기 제3공정의 반도체 패드는 게이트전극의 둘레에 융기된 부분을 포함하도록 게이트전극 패턴보다 크게 형성되게 하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
6. 제2항에 있어서, 상기 제4공정의 소오스전극, 드레인전극 및 화소전극은 동일 재질로 동시에 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
7. 제2항에 있어서, 상기 제1공정의 베이스 필림층은 산화 탄탈륨(Ta₂O₅) 또는 산화규소(SiO₂)로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
8. 제2항에 있어서, 상기 제1공정의 베이스 필림층은 산화탄탈륨 또는 산화규소 이의의 물질, 즉 나트륨 이온 또는 산소 이온의 용출을 저지할 수 있는 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터의 제조방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.