KR930020655A - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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KR930020655A
KR930020655A KR1019920005271A KR920005271A KR930020655A KR 930020655 A KR930020655 A KR 930020655A KR 1019920005271 A KR1019920005271 A KR 1019920005271A KR 920005271 A KR920005271 A KR 920005271A KR 930020655 A KR930020655 A KR 930020655A
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Abstract

소정부분의 식각시 그 식각되는 부분과 식각선택비가 비슷한 재질이 그 하부에 있을경우 과잉식각에 의한 손상을 방지할 수 있도록 한 박막트랜지스터의 제조방법에 관한 것으로, 기판상에 소정길이의 게이트를 형성하고 전면에 소정두께의 절연막, 최종형성 두께보다 두꺼운 비정질실리콘을 차례로 증착시키는 제1공정과, 상기 비정질 실리콘을 소오스 및 드레인전극 형성영역으로 한정해서 그 부분에 대해서 일정 두께가 되도록 식각하는 제2공정과, 전면에 소정도전형의 비정질 실리콘을 도포하는 제3공정과, 상기 소정도전형의 비정질실리콘과 상기 비정질실리콘을 트랜지스터 형성영역만 남기고 제거하는 제4공정과, 그 위에 소오스 및 드레인전극을 형성한후 상기 전극형성시 노출된 소정도전형의 비정질실리콘을 식각하고 그 하부의 비정질실리콘의 일정 두께가 되도록 더 식각하는 제5공정으로 이루어진다.

Description

박막트랜지스터의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도 (가)∼(마)는 본 발명에 따른 박막트랜지스터의 제조공정도이다.

Claims (3)

  1. 기판상에 소정길이의 게이트를 형성하고 전면에 소정두께의 절연막, 최종형성 두께보다 두꺼운 비정질실리콘을 차례로 증착시키는 제1공정과, 상기 비정질실리콘을 소오스 및 드레인전극 형성영역으로 한정해서 그 부분에 대해서 일정두께가 되도록 식각하는 제2공정과, 전면에 소정도전형의 비정질실리콘을 도포하는 제3공정과, 상기 소정도전형의 비정질실리콘과 상기 비정질실리콘을 트랜지스터 형성영역만 남기고 제거하는 제4공정과, 그위에 소오스 및 드레인전극을 형성한 후 상기 전극형성시 노출된 소정도전형의 비정질실리콘을 식각하고 그 하부의 비정질실리콘의 일정두께가 되도록 더 식각하는 제5공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 제5공정중 비정질실리콘의 남은 두께는 상기 제2공정의 비정질실리콘의 남은두께와 동일함을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 제5공정중의 비정질실리콘의 식각은 소정도전형의 비정질실리콘의 과잉식각으로 됨을 특징으로 하는 박막트랜지스터의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920005271A 1992-03-30 1992-03-30 박막트랜지스터의 제조방법 KR100217140B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100362191B1 (ko) * 1995-12-07 2003-03-06 주식회사 하이닉스반도체 반도체소자의박막트랜지스터및그제조방법

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