KR940016914A - 박막트랜지스터 제조방법 - Google Patents

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

본 발명은 TFT-LCD용 박막트랜지스터 제조방법에 관한 것으로, 게이트 전극의 스텝커버리지를 개선하기 위한 것이다.
종래에는 게이트 전극(2)이 형성된 유리기판(1) 위에 게이트 절연막(3), 비정질 실리콘(4), n+ 비정질 실리콘(5)을 증착하고 활성영역을 패터닝한 뒤 소오스/드레인 전극(7,8)을 형성하였기 때문에 게이트 전극(2)에 단차가 생겨 층간의 쇼트가 일어났다.
본 발명은 게이트 전극(2)이 패터닝된 유리기판(1) 위에 제 1 게이트 절연막(3a)을 증착하고 플라즈마 장치에서 게이트 전극(2)을 접지시키고 상부전극(11)에 높은 전압을 인가하여 게이트 전극(2) 상측에 드라이 에치 이온을 집중시켜 식각한다.
그러면 게이트 전극(2) 상부에 제 1 게이트 절연막(3a)이 빨리 식각되어 평탄화를 이룬다.
그 다음 통상의 방법대로 제 2 게이트 절연막(3b), 비정질 실리콘(4), n+비정질 실리콘(5), 소오스/드레인 전극(7,8)을 형성한다. 따라서 층간 쇼트 가능성이 없고 수율이 향상된다.

Description

박막트랜지스터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 5 도는 본 발명의 제 1 도 A-A' 선상의 단면도, 제 6 도는 본 발명의 제 1 도 B-B' 선상의 단면도, 제 7 도는 본 발명의 제 1 도 C-C' 선상의 단면도, 제 8 도는 본 발명에 따른 플라즈마 드라이 에치 설명도, 제 9 도는 본 발명에 따른 플라즈마 장치 설명도.

Claims (1)

  1. 게이트 전극(2)에 패터닝 된 유리기판(1)에 제1 게이트 절연막(3a)을 증착하는 공정과, 플라즈마 장치에서 게이트 전극(2)을 접지시키고 상부전극(11)에 높은 전압을 인가하여 게이트 전극(2) 상측의 제 1 게이트 절연막에 건식식각이온을 집중시키는 공정과, 제 1 게이트 절연막(3a)을 식각하여 평탄화 하는 공정과, 제 1 게이트 절연막(3a)위에 제 2 게이트 절연막(3b), 비정질 실리콘(4), n+비정질 실리콘(5)을 차례로 증착하는 공정과, 활성영역을 정의하고 소오스/드레인 전극(7,8)을 형성하는 공정을 포함하여 구성됨을 특징으로 하는 박막트랜지스터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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