KR100260357B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 제조방법을 개시한다.
개시된 본 발명은, 절연 기판상에 게이트 전극을 형성하는 단계와, 절연 기판상부에 게이트 절연막과 비정질 반도체층과 도핑된 반도체층을 형성하는 단계와, 도핑된 반도체층과 비정질 반도체층을 소정 크기로 식각하는 단계와, 비정질 반도체층의 일측에 화소 전극을 형성하는 단계와, 반도체층 상부에 금속막을 증착하고, 소정 부분 식각하여 소오스 드레인 전극을 형성하는 단계와, 소오스 드레인 전극 상부에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법에 있어서, 상기 게이트 전극 형성단계와 게이트 절연막 형성단계 사이에, 액상 산화막을 게이트 전극의 높이와 동일하도록 충진시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
Description
제1도는 종래의 박막 트랜지스터의 제조방법에 따라 제조된 반도체 소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명의 박막 트랜지스터 제조방법을 설명하기 위한 각 제조 공정에 따른 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 절연 기판 12 : 게이트 전극
13 : 감광막 패턴 14 : 액상 산화막
15 : 게이트 산화막 16 : 비정질 반도체층
17 : 도핑된 반도체층 18 : 화소 전극
19A, 19B : 소오스, 드레인 전극 20 : 보호막
[발명의 기술분야]
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 구체적으로는 표면 단차를 최소화할 수 있는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
[종래 기술]
일반적으로, 박막 트랜지스터는 액정 표시 소자에서 스위칭 소자 및 에스램 소자에서의 저항등의 용도로 많이 이용된다. 이러한 박막 트랜지스터의 구조는, 베리드(buried) 구조가 아닌 역 스테거(inverted stagger) 방식에 의하여 대부분 형성된다.
여기서, 종래의 박막 트랜지스터 제조방법을 첨부한 도면에 의거하여 설명하면, 제1도에 도시된 바와 같이, 절연 기판(1) 상부에 게이트 전극용 금속막이 스퍼터링 방식에 의하여 증착되고, 이 게이트 전극용 금속막은 게이트 전극의 형태로 소정 부분 식각되어 게이트 전극(2)이 형성된다. 그리고나서, 전체 구조물 상부에 게이트 절연막(3)이 증착되고, 게이트 절연막(3) 상부에 비정질 반도체층(4)과, 도핑된 반도체층(5)이 순차적으로 적층된다음, 도핑된 반도체층(5) 및 비정질 반도체층(4)은 박막 트랜지스터의 형태로 패터닝된다. 이때, 도면에 도시되지는 않았지만, 비정질 반도체층(4)과 도핑된 반도체층(5) 사이에 이후의 소오스, 드레인 형성 공정시 비정질 반도체층(4)의 유실을 방지하기 위하여 에치 스톱퍼층이 개재될 수 있다. 이어서, 공지의 방법으로 화소 전극(6)이 형성된다. 다음, 금속막이 증착된 후, 소오스 드레인 전극의 형태로 식각된다. 이때, 도핑된 반도체층(5)의 일부분이 식각되어 비정질 반도체층(4) 또는 에치 스톱퍼가 형성되었을 경우는 에치 스톱퍼가 노출된다. 그리고 난다음, 소오스, 드레인 전극이 형성된 박막 트랜지스터 상부에 보호막이 형성된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같이 종래의 박막 트랜지스터는, 게이트 전극의 형성으로 발생되는 표면 단차에 의하여 소오스, 드레인 전극의 형성 공정시 단선이 유발되어, 소자의 제조 수율 및 신뢰성이 저하되는 문제점이 발생하였다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 박막 트랜지스터의 표면 단차를 개선하여 소자의 제조 수율 및 신뢰성을 개선시킬 수 있는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 상기한 박막 트랜지스터의 제조방법을 제공하는 것을 목적으로 한다.
[발명의 구성 및 작용]
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 절연 기판상에 게이트 전극을 형성하는 단계와, 절연 기판상부에 게이트 절연막과 비정질 반도체층과 도핑된 반도체층을 형성하는 단계와, 도핑된 반도체층과 비정질 반도체층을 소정 크기로 식각하는 단계와, 비정질 반도체층의 일측에 화소전극을 형성하는 단계와, 반도체층 상부에 금속막을 증착하고, 소정 부분 식각하여 소오스 드레인 전극을 형성하는 단계와, 소오스 드레인 전극 상부에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법에 있어서, 상기 게이트 전극 형성단계와 게이트 절연막 형성단계 사이에, 액상 산화막을 게이트 전극의 높이와 동일하도록 충진시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 본 발명은, 절연 기판의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측에 형성되고, 상기 게이트 전극과 동일한 높이를 갖도록 형성되는 액상 산화막; 상기 게이트 전극 및 액상 산화막 상부에 형성되는 게이트 절연막을 포함하는 것을 특징으로 한다.
이와같은 방법에 의하여 박막 트랜지스터의 제조 수율 및 신뢰성이 개선된다.
[실시예]
이하, 첨부한 도면에 의거하여 본 발명의 양호한 실시예를 자세히 설명하기로 한다.
첨부한 도면 제2(a)도 내지 제2(c)도는 본 발명의 일실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 도면이다.
먼저, 제2(a)도에 도시된 바와 같이, 절연 기판(11) 상부에 게이트 전극용 금속막(12)이 스퍼터링 방식에 의하여 소정 두께로 형성된다. 그런다음, 게이트 전극 형성용 감광막 패턴(13)에 의하여 금속막이 식각되어 게이트 저극(12)이 형성된다.
이어서, 제2(b)도에 도시된 바와 같이, 상기 감광막 패턴(13)을 제거하지 않은 채로, 게이트 전극(12) 양측에 게이트 전극(12)의 높이와 동일하도록 액상 산화막(14)이 절연기판(11) 상부에 성장, 형성된다. 이때, 액산 산화막(14)으로는 실리카(SiO2)가 포화 상태로 있는 하이드로플루오실라식(hydro fluosilisic acid : H2SiF6)에 보릭 에시드(boric acid : H3BO3)가 혼합된 물질이다. 여기서, 게이트 전극(12) 양측에 엑상 산화막이 충진되어, 절연 기판 구조물이 평탄하여 진다. 이때, 감광막 패턴(13)을 제거하지 않고, 액상 산화막(14)을 형성하는 것은, 게이트 전극(12) 상부에 액상 산화막(14)이 형성되지 않도록 하여, 단차를 없애기 위함이다.
그리고나서, 제2(c)도에 나타낸 바와 같이, 감광막 패턴(13)은 공지의 방식으로 제거된다. 이어, 평탄화된 구조물 상부에 게이트 산화막(15), 비정질 반도체층(16), 도핑된 반도체층(17)이 적층되고, 도핑된 반도체층(17)과 비정질 반도체층(16)은 소정 크기로 식각된다. 이어서, 비정질 반도체층(16)의 일측에 화소 전극(18)이 공지된 방법에 의하여 형성된다. 다음으로, 금속막이 결과물 상부에 증착되고, 금속막이 소정 부분 패터닝되어, 소오스, 드레인 전극(19A, 19B)이 형성된다. 이때, 드레인 전극(19B)은 화소 전극(18)과 콘택되도록 하여, 박막 트랜지스터가 형성된다. 또한, 소오스, 드레인 전극(19A, 19B)을 형성하기 위한 패터닝 공정시, 도핑된 반도체층(17)도 소오스, 드레인 전극(19A, 19B)의 형태로 패터닝된다. 그후, 박막 트랜지스터 표면에 보호막(20)이 형성된다.
[발명의 효과]
이상에서 자세히 설명한 바와 같이, 본 발명에 따르면, 박막 트랜지스터의 게이트 전극의 단차를 액상 산화막에 의하여 없앰으로써, 박막 트랜지스터의 제조 수율 및 신뢰성이 개선된다.
Claims (3)
- 절연 기판상에 게이트 전극을 형성하는 단계와, 절연 기판상부에 게이트 절연막과 비정질 반도체층과 도핑된 반도체층을 형성하는 단계와, 도핑된 반도체층과 비정질 반도체층을 소정 크기로 식각하는 단계와, 비정질 반도체층의 일측에 화소 전극을 형성하는 단계와, 반도체층 상부에 금속막을 증착하고, 소정 부분 식각하여 소오스 드레인 전극을 형성하는 단계와, 소오스 드레인 전극 상부에 보호막을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법에 있어서, 상기 게이트 전극 형성단계와 게이트 절연막 형성단계 사이에, 액상 산화막을 게이트 전극의 높이와 동일하도록 충진시키는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 액상 산화막은 실리카가 포화상태로 있는 하이드로플루오실리식에 보릭 에시드가 혼합된 물질인 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 절연기판의 소정 부분에 형성된 게이트 전극; 상기 게이트 전극 양측에 형성하고, 상기 게이트 전극과 동일한 높이를 갖도록 형성되는 액상 산화막; 상기 게이트 전극 및 액상 산화막 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에 게이트 전극을 포함하도록 형성된 비정질 반도체층; 상기 비정질 반도체층 상부의 양측에 각각 형성되는 도핑된 반도체층; 및 상기 도핑된 반도체층과 각각 콘택되는 소오스, 드레인 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터.
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