KR950004533A - 캐패시터 제조방법 - Google Patents

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문창순
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Abstract

본 발명은 필드산화막 내에 트랜치를 형성하여 캐패시턴스를 증대시키는 캐패시터 제조방법에 관한 것으로, 실리콘기판(1)에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 스페이서산화막(5), 불순물 이온주입영역(6)으로 이루어지는 트랜지스터의 상기 불순물 이온주입영역(6)에 접속되는 캐패시터 제조방법에 있어서, 필드산화막(2)의 소정 영역에 트랜치를 형성하는 제 1 단계, 전체구조 상부에 질화막(8)을 증착한 후 식각하여 질화막 패턴을 형성하고, 전체구조 상부에 폴리실리콘막을 증착한 후 식각하여 소정 패턴의 제 1 전하저장전극(9)을 형성하는 제 2 단계, 전체구조 상부에 산화막(10)을 증착한 후 소정 부위의 상기 산화막을 제거하고, 전체구조 상부에 산화막(10)을 증착한 후 소정 부위의 상기 산화막을 제지하고, 전체구조 상부에 소정 패턴의 제 2 전하저장전극용 폴리실리콘막(11)을 형성하는 제 3 단계 및, 전체구조 상부에 평탄화막(12)을 형성하여 평탄화 하는 제 4 단계를 포함하여 이루어짐으로써 본 발명의 캐패시터 형성방법은 필드산화막 내에 트랜치를 형성하여 전하저장전극의 표면적을 증대시켜 종래의 기판 상부로의 전하저장전극 표면적 확대의 한계를 극복하고 전하보존용량을 극대화시키는 효과를 얻을 수 있다.

Description

캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1 도는 종래 방법에 따라 형성된 캐패시터 단면도, 제 2 도는 본 발명의 일실시예에 따른 캐패시터 제조공정단면도.

Claims (4)

  1. 실리콘기판(1)에 필드산화막(2), 게이트산화막(3), 게이트전극(4), 스페이서산화막(5), 불순물 이온주입영역(6)으로 이루어지는 트랜지스터의 상기 불순물 이온주입영역(6)에 접속되는 캐패시터 제조방법에 있어서, 필드산화막(2)의 소정 영역에 트랜치를 형성하는 제 1 단계, 전체구조 상부에 질화막(8)을 증착한 후 식각하여 질화막 패턴을 형성하고, 전체구조 상부에 폴리실리콘막을 증착한 후 식각하여 소정 패턴의 제 1 전하저장전극(9)을 형성하는 제 2 단계, 전체구조 상부에 산화막(10)을 증착한 후 소정부위의 상기 산화막을 제거하고, 전체구조 상부에 소정 패턴의 제 2 전하저장전극용 폴리실리콘막(11)을 형성하는 제 3 단계 및, 전체구조 상부에 평탄화막(12)을 형성하여 평탄화 하는 제 4 단계를 포함하여 이루어지는 것을 특징으로 하는 캐패시터 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 단계의 질화막(8) 식각시 트랜치 내부에 소정 두께로 잔류하여 소자간 절연특성을 증진시키는 것을 특징으로 하는 캐패시터 제조방법.
  3. 제 1 항에 있어서, 상기 제 4 단계의 평탄화막(12)은 제 2 감광막 또는 스핀-온-글래스(SOG ; Spin On Glass)막 중 어느 하나로 이루어지는 것임을 특징으로 하는 캐패시터 제조방법.
  4. 제 1 항에 있어서, 상기 제 3 단계의 산화막(10)은 식각시 트랜치의 요홈부위에 소정 두께로 잔류하여 소자간 절연 특성을 증진시킴을 특징으로 하는 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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