KR0147418B1 - 반도체 소자의 저장전극 제조방법 - Google Patents
반도체 소자의 저장전극 제조방법Info
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Abstract
본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 저장전극을 형성하기 위한 다결정 실리콘층 측벽에 질화막 스페이서를 형성하고, 다결정 실리콘층에 산화(oxidation) 공정을 실시하여 다결정 실리콘층상에 산화막을 두껍게 성장시킨 후 제거하므로써 다결정 실리콘층 상부면의 가장자리부에 버즈빅(bird's beak) 형태의 표면을 형성하는 방식으로 제한된 영역에서 저장전극의 표면적을 극대화하여 축전 용량을 높일 수 있는 반도체 소자의 저장전극 제조방법에 관한 것이다.
Description
제1a도 내지 제1g도는 본 발명에 따른 반도체 소자의 저장전극 제조방법을 순서적으로 도시한 소자의 단면도.
*도면의 주요 부분에 대한 부호의 설명
1:실리콘 기판 2:소자 분리막
3:게이트 산화막 4:게이트 전극
5A, 5B:소오스/드레인 영역 6:절연막
7:비트라인 8:층간 절연막
9:제1질화막 10:콘택홀
11:다결정 실리콘층 12:CVD 산화막
13:제2질화막 13A:질화막 스페이서
14:산화막 15:저장전극
본 발명은 반도체 소자의 저장전극 제조방법에 관한 것으로, 특히 저장전극을 형성하기 위해 패터닝된 다결정 실리콘층의 측벽에 질화막 스페이서를 형성하고, 다결정 실리콘층에 산화(oxidation) 공정을 실시하여 다결정 실리콘층상에 산화막을 두껍게 성장시킨 후 제거하므로써 다결정 실리콘층 상부면의 가장자리부를 버즈빅(bird's beak) 형태로 형성하는 방식으로 제한된 영역에서 저장전극의 표면적을 극대화함으로서 축전 용량을 높일 수 있는 반도체 소자의 저장전극 제조방법에 관한 것이다.
종래의 저장전극 형성기술은 크게 평면 구조와 트렌치(trench) 형태의 수직구조로 나누어지며, 평면 구조의 경우 제한된 면적에서의 축전 용량 증가에는 한계가 있었다. 트렌치 형태의 수직 구조에서는 트렌치 식각 공정의 어려움과 트렌치 계면에서의 누설 전류(leakage current)등이 소자의 오동작을 유발하는 사례가 많이 발생하였다.
따라서, 본 발명은 저장전극으로 사용되는 다결정 실리콘층의 표면적을 최대화하여 저장전극의 축전 용량을 향상시킬 수 있는 반도체 소자의 저장전극 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 질화막이 상부에 형성된 층간 절연막의 선택된 부분에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 질화막상에 다결정 실리콘층을 증착 및 패터닝하는 단계와, 상기 패터닝된 다결정 실리콘층의 양측부에 질화막 스페이서를 형성하는 단계와, 상기 패터닝된 다결정 실리콘층에 산화 공정을 실시하여 산화막을 성장시키는 단계와, 상기 산화막, 질화막 스페이서 및 질화막을 습식식각 공정으로 제거하고, 이로 인하여 상부면의 가장자리부가 버즈빅 형태로 되고, 하부는 언더 킷이 형성된 저장전극이 형성되는 단계로 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a 내지 제1g도는 본 발명에 따른 반도체 소자의 저장전극 제조방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제1a도를 참조하면, 실리콘 기판(1)상에 일반적인 공정으로 소자 분리막(2), 게이트 산화막(3), 게이트 전극(4), 소오스 및 드레인 영역(5A 및 5B)을 각각 순차적으로 형성하여 MOS 트랜지스터를 구성한다. 형성된 MOS 트랜지스터 구조를 포함한 전체구조 상부에 절연막(6)을 형성한 후 드레인 영역(5B)에 접속되는 비트라인(7)을 형성한다. 전체구조 상부에 층간 절연막(8)을 형성한 후 제1질화막(9)을 얇게 형성한다.
제1b도는 저장전극 콘택용 마스크를 사용하여 노출된 부위의 상기 제1질화막(9), 층간 절연막(8) 및 절연막(6)을 순차적으로 식각하여 소오스 영역(5A)과 도통되는 콘택홀(10)을 형성한 상태로 도시한 소자의 단면도이다.
제1c도는 콘택홀(10)이 매립되도록 전체구조 상부에 저장전극용 다결정 실리콘층(11)을 형성한 후 저장전극용 마스크를 사용하여 다결정 실리콘층(11)을 패터닝하므로써 저장전극 영역을 확정한 상태를 도시한 소자의 단면이다.
제1d도는 패터닝된 다결정 실리콘층(11)을 포함한 전체 구조 상부에 CVD 산화막(12)을 얇게 형성한 후 제2질화막(13)을 두껍게 형성한 상태를 도시한 소자의 단면도이다. CVD 산화막(12) 및 제2질화막(13)은 이후 공정에서 패터닝된 다결정 실리콘층(11)의 측벽에 스페이서를 형성하기 위해 형성되는 것이다.
제1e도는 이방성 식각방식으로 제2질화막(13) 및 CVD 산화막(12)을 제거하여 패터닝된 다결정 실리콘층(11)의 측벽에 질화막 스페이서(13A)가 형성된 상태를 도시한 소자의 단면도이다.
제1f도는 다결정 실리콘층(11)에 산화 공정을 실시하여 산화막(14)을 두껍게 성장시킨 상태를 도시한 것으로, 이때 질화막 스페이서(13A)와 접촉하는 부위에서 비즈빅이 발생된다.
제1g도는 습식 식각공정을 실시하여 산화막(14), 질화막 스페이서(13A), 제1질화막(9)을 제거하여 다결정 실리콘층(11)의 상부면의 가장자리부가 버즈빅 형태로 되고, 하부의 층간 절연막(8)과는 언더 컷이 형성된 저장전극(15)을 완성한 상태를 도시한 소자의 단면도이다.
이후, 유전체막 및 플레이트 전극을 형성하므로써 캐패시터가 구성된다.
상술한 바와같이 본 발명에 의하면 저장전극의 상부면의 가장자리부가 버즈빅 형태로 되고, 하부에 언더 컷이 형성되도록 하므로써 저장전극의 유효 표면적을 극대화하여 캐패시터의 축적 용량을 높일 수 있다.
Claims (1)
- 질화막이 상부에 형성된 층간 절연막의 선택된 부분에 콘택홀을 형성하는 단계와, 상기 콘택홀을 포함한 질화막상에 다결정 실리콘층을 증착 및 패터닝하는 단계와, 상기 패터닝된 다결정 실리콘층의 양측부에 질화막 스페이서를 형성하는 단계와, 상기 패터닝된 다결정 실리콘층에 산화 공정을 실시하여 산화막을 성장시키는 단계와, 상기 산화막, 질화막 스페이서 및 질화막을 습식식각 공정으로 제거하고, 이로 인하여 상부면의 가장자리부가 버즈빅 형태로 되고, 하부는 언더 컷이 형성된 저장전극이 형성되는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 저장전극 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013490A KR0147418B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 저장전극 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940013490A KR0147418B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 저장전극 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0147418B1 true KR0147418B1 (ko) | 1998-08-01 |
Family
ID=19385334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940013490A KR0147418B1 (ko) | 1994-06-15 | 1994-06-15 | 반도체 소자의 저장전극 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0147418B1 (ko) |
-
1994
- 1994-06-15 KR KR1019940013490A patent/KR0147418B1/ko not_active IP Right Cessation
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