KR100323720B1 - 엘리베이티드 반도체층 및 그의 형성방법 - Google Patents

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Abstract

소오스와 드레인영역에 에피텍셜 실리콘층(엘리베이티드 반도체층)을 균일하게 성장시킬 수 있는 엘리베이티드 반도체층 및 그의 형성방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 엘리베이티드 반도체층의 형성방법은 게이트전극과 소오스/드레인영역을 구비한 반도체소자에 있어서, 상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정, 상기 반도체소자의 격리영역에 격리절연막을 형성하는 공정, 상기 게이트전극 상부와 그 측면 및 상기 격리절연막 표면에 반도체측벽을 형성하는 공정, 상기 소오스/드레인영역 및 상기 반도체측벽에 에피텍셜 성장공정으로 반도체층을 형성하는 공정, 화학적 기계적 연마공정으로 상기 반도체층과 상기 반도체측벽과 격리절연막과 상기 게이트전극을 연마하는 공정을 포함함을 특징으로 한다.

Description

엘리베이티드 반도체층 및 그의 형성방법{ELEVATED SEMICONDUCTOR LAYER AND METHOD FOR FORMING THE SAME}
본 발명은 반도체소자에 대한 것으로, 특히 소오스와 드레인 영역에 에피텍셜 실리콘 성장방법에 의해서 균일한 이에스엘(ESL:Elevated Silicon Layer)구조를 형성할 수 있는 엘리베이티드 반도체층 및 그의 형성방법에 관한 것이다.
첨부 도면을 참조하여 종래 엘리베이티드 반도체층의 형성방법에 대하여 설명하면 다음과 같다.
도 1a와 도 1b는 종래 게이트전극 길이 방향에서의 엘리베이티드 반도체층 형성방법을 나타낸 공정단면도이고, 도 2a와 도 2b는 종래 엘리베리티드 절연막 사이에서의 엘리베이티드 반도체층의 형성방법을 나타낸 단면도이다.
종래 엘리베이티드 반도체층의 형성방법은 도 1a와 도 2a에 도시한 바와 같이
활성영역과 격리영역이 정의된 실리콘기판(1)의 격리영역에 트랜치를 형성한 후에 트랜치내 및 실리콘기판(1)에 일정두께를 갖도록 실리콘질화막을 증착한 후 식각하여 격리막(7)을 형성한다. 이후에 활성영역의 실리콘기판(1)이 드러나도록 실리콘질화막을 선택적으로 식각한다.
이후에 전면에 폴리실리콘층을 증착한 후에 게이트 형성 마스크를 이용해서 일방향의 라인을 갖도록 게이트전극(2)을 형성한다.
그리고 게이트전극(2) 양측의 활성영역에 불순물이온을 주입해서 소오스/드레인영역을 형성한다.
다음에 도 1a와 도 2a에 도시한 바와 같이 전면에 산화막이나 질화막을 증착하여 게이트전극(2)을 포함한 양측 실리콘기판(1) 표면에 층간절연막(3)을 형성한다. 이후에 층간절연막(3)상에 산화막이나 질화막의 절연막(4)을 증착한다.
이후에 게이트전극(2)의 일측 상부 모서리 및 그 상의 층간절연막(3)과 절연막(4)을 식각한다.
다음에 소오스/드레인 영역 일측의 게이트전극(2)일측의 절연막(4)을 에치백하여서 측벽스페이서(4a)를 형성한다.
이후에 전면에 산화막을 증착한 후에 소오스/드레인영역 상측 및 식각된 게이트전극(2) 상부 모서리 부분을 제외하도록 일방향의 게이트전극(2)과 직교하는 방향으로 산화막을 식각해서 엘리베이티드 산화막(5)을 형성한다.
다음에 실리콘기판의 드러난 소오스/드레인영역을 에피텍셜 성장시켜서 엘리베이티드 반도체층(6)을 형성한다.
이때 엘리베이티드 반도체층(6)은 실리콘기판(1)의 소오스/드레인영역에서만 형성되므로 격리막(7) 일측 상부에서는 균일하게 형성되지 못한다.
다음에 도 1b와 도 2b에 도시한 바와 같이 엘리베이티드 산화막(5)과 절연막(4)과 측벽스페이서(4a)와 층간절연막(3)과 게이트전극(2)과 엘리베이티드 반도체층(6)을 화학적 기계적 연마(CMP)하여 평탄화 시키고 각 엘리베이티드 반도체층(6)을 격리시킨다.
상기와 같은 종래 엘리베이티드 반도체층 형성방법은 다음과 같은 문제가 있다.
엘리베이티드 반도체층을 성장시킬 때 실리콘기판에서만 성장하므로 원하는 위치까지 성장시키는데 한계가 있고, 이에 따라서 균일한 콘택 마진을 확보하기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 소오스와 드레인영역에 에피텍셜 실리콘층(엘리베이티드 반도체층)을 균일하게 성장시킬 수 있는 엘리베이티드 반도체층 및 그의 형성방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 게이트전극 길이 방향에서의 엘리베이티드 반도체층 형성방법을 나타낸 공정단면도
도 2a와 도 2b는 종래 엘리베이티드 산화막 사이의 소오스/드레인영역 선상에서의 엘리베이티드 반도체층 형성방법을 나타낸 공정단면도
도 3은 본 발명의 실시예에 따른 엘리베이티드 반도체층 형성방법에 따른 레이아웃도
도 4a와 도 4b는 본 발명 게이트전극 길이 방향에서의 엘리베이티드 반도체층의 형성방법을 나타낸 공정단면도
도 5a와 도 5b는 본 발명 엘리베이티드 산화막 사이의 소오스/드레인영역 선상에서의 엘리베이티드 반도체층 형성방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
30 : 실리콘기판 31 : 격리막
32 : 게이트전극 33 : 층간절연막
34 : 절연막 34a : 측벽스페이서
35 : 엘리베이티드 산화막 36 : 폴리측벽
37 : 엘리베이티드 반도체층
상기와 같은 목적을 달성하기 위한 본 발명 엘리베이티드 반도체층은 게이트전극과 소오스/드레인영역을 구비한 반도체소자에 있어서, 상기 게이트전극 양측면에 형성된 측벽스페이서, 상기 게이트전극 일측의 상기 측벽스페이서의 일측 및 격리영역에 형성된 격리절연막, 상기 게이트전극 일측면 및 상기 격리절연막 측면에 형성된 반도체측벽, 상기 소오스/드레인영역 및 상기 반도체측벽 사이의 상기 소오스/드레인영역 상에 평탄화되어 있는 엘리베이티드 반도체층을 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 엘리베이티드 반도체층의 형성방법은 게이트전극과 소오스/드레인영역을 구비한 반도체소자에 있어서, 상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정, 상기 반도체소자의 격리영역에 격리절연막을형성하는 공정, 상기 게이트전극 상부와 그 측면 및 상기 격리절연막 표면에 반도체측벽을 형성하는 공정, 상기 소오스/드레인영역 및 상기 반도체측벽에 에피텍셜 성장공정으로 반도체층을 형성하는 공정, 화학적 기계적 연마공정으로 상기 반도체층과 상기 반도체측벽과 격리절연막과 상기 게이트전극을 연마하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 엘리베이티드 반도체층 및 그의 형성방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 엘리베이티드 반도체층 형성방법에 따른 레이아웃도이다.
그리고 도 4a와 도 4b는 본 발명 게이트전극 길이 방향에서의 엘리베이티드 반도체층의 형성방법을 나타낸 공정단면도이고, 도 5a와 도 5b는 본 발명 게이트전극 폭 방향에서의 엘리베이티드 반도체층의 형성방법을 나타낸 공정단면도 이다.
본 발명 엘리베이티드 반도체층은 도 3c와 도 4b와 도 5에 도시한 바와 같이 활성영역과 격리영역이 정의된 실리콘기판(30)의 격리영역에 실리콘질화막으로 형성된 격리막(31)이 형성되어 있다.
그리고 일방향의 라인형으로 게이트전극(33)이 복수개 형성되어 있고, 게이트전극(33) 양측의 활성영역에 소오스/드레인영역이 형성되어 있다.
그리고 소오스/드레인영역을 제외한 게이트전극(32) 측면과 실리콘기판(30)의 표면에 층간절연막(33)과 측벽스페이서(34)가 형성되어 있다.
그리고 게이트전극(32)과 직교하는 방향으로 격리막(31) 상에 엘리베이티드산화막(35)이 형성되어 있으며, 소오스/드레인영역이 형성된 게이트전극(32) 일측의 측벽스페이서(34) 및 엘리베이티드 산화막(35)의 표면에 측벽폴리(36)가 형성되어 있다.
그리고 엘리베이티드 산화막(35)표면의 폴리측벽(36) 사이의 소오스/드레인영역에 CMP공정에 의해서 평탄화된 엘리베이티드 반도체층(37)이 형성되어 있다.
상기와 같은 구성을 갖는 엘리베이티드 반도체층의 형성방법은 도 3a와 도 4a와 도 5a에 도시한 바와 같이 활성영역과 격리영역이 정의된 실리콘기판(30)의 격리영역에 트랜치를 형성한 후에 트랜치내 및 실리콘기판(30)에 일정두께를 갖도록 실리콘질화막을 증착한 후 식각한다. 이후에 활성영역의 실리콘기판(30)이 드러나도록 실리콘질화막을 선택적으로 식각한다.
이후에 전면에 폴리실리콘층을 증착한 후에 게이트 형성 마스크를 이용해서 일방향의 라인을 갖도록 게이트전극(32)을 형성한다.
그리고 게이트전극(32) 양측의 활성영역에 불순물이온을 주입해서 소오스/드레인영역을 형성한다.
다음에 도 3b와 도 4a와 도 5a에 도시한 바와 같이 전면에 산화막이나 질화막을 증착하여 게이트전극(32)을 포함한 양측 실리콘기판(30) 표면에 층간절연막(33)을 형성한다. 이후에 층간절연막(33)상에 산화막이나 질화막의 절연막(34)을 증착한다.
이후에 게이트전극(32)의 일측 상부 모서리 및 그 상의 층간절연막(33)과 절연막(34)을 식각한다.
다음에 소오스/드레인 영역 일측의 게이트전극(32)일측의 절연막(34)을 에치백하여서 측벽스페이서(34a)를 형성한다.
이후에 전면에 산화막을 증착한 후에 소오스/드레인영역 상측 및 식각된 게이트전극(32) 상부 모서리 부분을 제외하도록 일방향의 게이트전극(32)과 직교하는 방향으로 산화막을 식각해서 엘리베이티드 산화막(35)을 형성한다.
이후에 도 3c와 도 4a와 도 5a에 도시한 바와 같이 엘리베이티드 산화막(35)과 식각된 게이트전극(32)과 측벽스페이서(34a)의 표면에 폴리실리콘으로 폴리측벽(36)을 형성한다.
다음에 소오스/드레인영역 및 폴리측벽(36)상부에서 에피텍셜 성장 공정을 진행해서 엘리베이티드 반도체층(37)을 형성한다.
이후에 도 4b와 도 5b에 도시한 바와 같이 폴리측벽(36)과 엘리베이티드 산화막(35)과 측벽스페이서(34a)와 절연막(34)과 층간절연막(33)과 게이트전극(32)을 화학적 기계적 연마(CMP:)하여서 평탄화 시키므로써 엘리베이티드 반도체층이 형성된 소자를 격리시킨다.
상기와 같은 본 발명 엘리베이티드 반도체층 및 그의 형성방법은 다음과 같은 효과가 있다.
게이트전극과 엘리베이티드 산화막에 형성된 측벽폴리를 이용하여서 소오스/드레인 영역에 엘리베이티드 반도체층을 보다 완벽하게 형성할 수 있으므로 차후에 CMP공정시 엘리베이티드 반도체층의 손실을 줄일 수 있고, 또한 콘택 얼라인 마진을 확보하기에 용이하다.

Claims (2)

  1. 게이트전극과 소오스/드레인영역을 구비한 반도체소자에 있어서,
    상기 게이트전극 양측면에 형성된 측벽스페이서,
    상기 게이트전극 일측의 상기 측벽스페이서의 일측 및 격리영역에 형성된 격리절연막,
    상기 게이트전극 일측면 및 상기 격리절연막 측면에 형성된 반도체측벽,
    상기 소오스/드레인영역 및 상기 반도체측벽 사이의 상기 소오스/드레인영역 상에 평탄화되어 있는 엘리베이티드 반도체층을 포함하여 구성됨을 특징으로 하는 엘리베이티드 반도체층.
  2. 게이트전극과 소오스/드레인영역을 구비한 반도체소자에 있어서,
    상기 게이트전극 양측면에 측벽스페이서를 형성하는 공정,
    상기 반도체소자의 격리영역에 격리절연막을 형성하는 공정,
    상기 게이트전극 상부와 그 측면 및 상기 격리절연막 표면에 반도체측벽을 형성하는 공정,
    상기 소오스/드레인영역 및 상기 반도체측벽에 에피텍셜 성장공정으로 반도체층을 형성하는 공정,
    화학적 기계적 연마공정으로 상기 반도체층과 상기 반도체측벽과 격리절연막과 상기 게이트전극을 연마하는 공정을 포함함을 특징으로 하는 엘리베이티드 반도체층 형성방법.
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