KR100515366B1 - 반도체 소자의 소자 분리막의 제조 방법 - Google Patents

반도체 소자의 소자 분리막의 제조 방법 Download PDF

Info

Publication number
KR100515366B1
KR100515366B1 KR10-2003-0061555A KR20030061555A KR100515366B1 KR 100515366 B1 KR100515366 B1 KR 100515366B1 KR 20030061555 A KR20030061555 A KR 20030061555A KR 100515366 B1 KR100515366 B1 KR 100515366B1
Authority
KR
South Korea
Prior art keywords
film
silicon substrate
oxide film
layer
field oxide
Prior art date
Application number
KR10-2003-0061555A
Other languages
English (en)
Other versions
KR20050024580A (ko
Inventor
이희배
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2003-0061555A priority Critical patent/KR100515366B1/ko
Publication of KR20050024580A publication Critical patent/KR20050024580A/ko
Application granted granted Critical
Publication of KR100515366B1 publication Critical patent/KR100515366B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers

Abstract

본 발명은 반도체 소자의 소자 분리막에 관한 것으로, 실리콘 기판 위에 패드 산화막, 폴리 실리콘막 및 패드 질화막을 적층하는 단계; 선택적 사진 식각 공정으로 상기 패드 질화막, 상기 폴리 실리콘막 및 상기 패드 산화막을 식각하여 상기 실리콘 기판의 소정 영역을 노출하는 단계; 그리고 상기 실리콘 기판을 산화하여 상기 소정 영역에 필드 산화막을 형성하는 단계를 포함하고, 상기 선택적 사진 식각 공정으로 식각된 상기 패드 질화막의 측벽은 45°의 경사각을 가진다.

Description

반도체 소자의 소자 분리막의 제조 방법{MANUFACTURING PROCESS FOR ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 소자 분리막 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 장치에서 널리 이용되는 선택산화에 의한 소자분리 방법 중 하나인 종래의 국부산화막 (local oxidation of silicon : 이하 LOCOS"라 한다) 공정은 소자가 형성되는 실리콘 기판에 먼저 패드 산화막을 성장시키고 그 위에 산화 방지 마스크 물질인 패드 질화막을 증착한 후 마스크를 이용한 노광 및 식각공정을 거쳐 소자 분리막이 형성되는 지역을 설정하고 고온에서 습식 및 건식 산화방식으로 두꺼운 산화막을 성장시켜 이 산화막을 소자 분리막으로 사용하는 기술이다.
그러나, LOCOS 공정 방식에 있어서 측면산화에 의한 버즈 빅 (Bird's beak)현상 및 열 공정으로 유발되는 패드 질화막의 응력에 의한 실리콘 기판의 결정결함 등으로 인하여 반도체 소자의 전기적 특성 및 고집적화 추세에 문제가 되고 있다.
그래서, LOCOS 공정 방식 대체로 STI(shallow trench isolation; 이하 STI"라고 한다) 공정 방식을 도입하여 소자 분리 방법에 적용하였다.
STI 공정은 실리콘 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 산화막을 증착시킨 후, 화학 기계적 연마공정으로 이 산화막의 불필요한 부분을 폴리싱(polishing) 식각함으로써, 소자 분리막을 형성하는 기술이다.
그러나, 상기 STI 공정에 의한 소자 분리막 형성방법에 따르면, 상하 모서리 부위가 라운드하지 못하고 뾰족한 각을 가지는 트렌치 프로파일을 형성하게 되며 이로 인하여, 소자 구동 시, 모서리부에 발생한 모우트로 인하여 전기적 집중현상(fringing field)이 유발되어, 소자의 전기적 열화가 발생한다. 또한, 험프(hump)로 인한 문턱전압의 변화 현상이 발생하여, 누설전류 제어가 어려워지며, 그 결과, 소자가 비정상적으로 구동하게 된다.
본 발명이 이루고자 하는 한 기술적 과제는 LOCOS 공정에 의하여 발생하는 버즈 빅 현상을 최소화하여 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하는 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 실리콘 기판 위에 패드 산화막, 폴리 실리콘막 및 패드 질화막을 적층하는 단계; 선택적 사진 식각 공정으로 상기 패드 질화막, 상기 폴리 실리콘막 및 상기 패드 산화막을 식각하여 상기 실리콘 기판의 소정 영역을 노출하는 단계; 그리고 상기 실리콘 기판을 산화하여 상기 소정 영역에 필드 산화막을 형성하는 단계를 포함하고, 상기 선택적 사진 식각 공정으로 식각된 상기 패드 질화막의 측벽은 45°의 경사각을 가진다.상기 필드 산화막을 형성하는 단계 후, 상기 필드 산화막 아래의 상기 실리콘 기판에 n형 또는 p형 도전형 불순물 이온을 주입하여 채널 저지 영역을 형성하는 단계를 더 포함할 수 있다.상기 필드 산화막을 형성하는 단계 후, 상기 실리콘 기판을 화학적 기계 연마로 평탄화하는 단계를 더 포함할 수 있다.상기 화학 기계적 연마 공정시에 상기 필드 산화막을 5,000~10,000Å 의 두께로 남길 수 있다.
삭제
삭제
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 소자 분리막을 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(10)은 필드 산화막(60)에 의하여 소자 분리 영역(A)과 소자 활성 영역(B)으로 구획되어 있다. 이때, 필드 산화막(60)은 5,000~10,000Å의 두께로 형성되어 있다.
소자 분리 영역(A)에 형성되어 있는 필드 산화막(60) 아래에는 n형 또는 p형 도전형 불순물 이온이 도핑되어 있는 채널 저지(channel stop) 영역(50)이 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 한 실시예에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(10)의 표면에 산화 처리하여 열산화막을 150~200Å의 두께로 성장시켜 패드 산화막(20)을 형성한다.
그리고 패드 산화막(20) 위에 폴리 실리콘막(30) 및 패드 질화막(40)을 순차적으로 형성한다. 이때, 폴리 실리콘막(30)은 폴리 실리콘을 약 500Å 정도의 두께로 증착하며, 패드 질화막(40)은 약 1,000Å~2,000Å 두께로 증착한다. 또한, 폴리 실리콘막(30)은 패드 산화막(20)과 함께 후속 열처리 공정 중에 실리콘 기판(10)과 패드 질화막(40)에 의한 스트레스를 완화시키는 역할 및 패드 질화막(40)을 제거 시, 식각 정지막의 역할을 한다.
이어 도 2b에 도시한 바와 같이, 패드 질화막(40) 위에 감광막(도시하지 않음)을 도포한 다음 노광 및 현상 공정을 진행하여 실리콘 기판(10)에 소자 활성 영역과 소자 분리 영역이 정의되도록 감광막 패턴(도시하지 않음)을 형성한다.
그리고 감광막 패턴을 식각 마스크로 하여 패드 질화막(40)과 폴리 실리콘막(30) 및 패드 산화막(20)을 선택적으로 식각하여 소자 분리 영역의 실리콘 기판(10) 표면의 일부분을 노출시킨다. 이때, 패드 질화막(40)의 선택적 식각된 일측벽이 45°의 경사각을 가지도록 형성하는 것이 바람직하다.
이어 패드 질화막(40) 위의 감광막 패턴을 제거한 다음 도 2c에 도시한 바와 같이, 패드 질화막(40)을 마스크로 p형 도전형 불순물 이온을 주입하여 소자 분리 영역에 채널 저지 영역(50)을 형성한다. 이때, p형 도전형 불순물 이온은 붕소(B)를 이용하는 것이 바람직하다. 이때, 채널 저지 영역(50)은 후술하는 필드 산화막의 두께가 낮을 경우에 실리콘 기판(10)의 깊은 곳까지 절연시켜 서로 격리된 두 개의 이웃 소자를 원하지 않는 기생 트랜지스터로 연결시켜 주는 전압인 필드 문턱 전압을 균일하게 유지한다. 그러나, 채널 저지 영역(50)은 필드 산화막의 두께가 두꺼울 경우에는 생략할 수도 있다.
다음 도 2d에 도시한 바와 같이, 소자 분리 영역의 노출된 실리콘 기판(10)에 LOCOS 방식으로 고온에서 습식 및 건식 산화 처리하여 필드 산화막(60)을 형성한다. 필드 산화막(60)은 실리콘 기판(10)의 실리콘(Si)과 산소가 결합하여 실리콘 산화물(SiO2)로 형성된다. 이때, 필드 산화막(60)은 폴리 실리콘으로 이루어진 완충막(30)에 의하여 산화 처리 시, 필드 산화막(60)의 측면으로 확산되는 산소를 소비함으로써, 측면 실리콘이 산화하는 것을 방지하여 버즈 빅의 형성을 최소화시킨다. 또한, 필드 산화막(60) 형성 시, 패드 질화막(40)의 측벽이 45°의 경사각을 가지고 있어 필드 산화막(60)의 양 끝부분에 형성되는 버즈 빅이 완만한 경사각을 가진다. 이에 따라 버즈 빅의 모서리 부분에 전계가 집중되는 현상을 최소화 할 수 있다.
그런 다음 도 1에 도시한 바와 같이, 패드 질화막 및 폴리 실리콘막을 필드 산화막(60)이 5,000~10,000Å의 두께가 잔류되는 시점까지 화학 기계 연마하여 필드 산화막(60)을 평탄화한다. 이어, 잔류된 폴리 실리콘막(30) 및 패드 산화막(20)을 습식 식각하여 제거한다.
상기한 바와 같이, 본 발명에 따른 LOCOS 방식의 반도체소자의 소자분리막 제조방법을 이용하게 되면, 폴리 실리콘막과 45°의 경사각을 가지는 패드 질화막에 의하여 필드 산화막의 버즈 빅을 최소화 할 수 있다.
따라서, 버즈 빅에 의하여 발생하는 단위 소자 간에 누설 전류를 방지할 수 있게 되어 소자의 특성 및 동작을 안정화시킬 수 있다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 소자 분리막을 도시한 단면도이고,
도 2a 내지 도 2d는 본 발명의 한 실시예에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-- 도면의 주요부분에 대한 부호의 설명 --
10 : 실리콘기판 20 : 패드 산화막
30 : 폴리 실리콘막 40 : 패드 질화막
50 : 채널 저지 영역 60 : 소자 분리막

Claims (5)

  1. 실리콘 기판 위에 패드 산화막, 폴리 실리콘막 및 패드 질화막을 적층하는 단계;
    선택적 사진 식각 공정으로 상기 패드 질화막, 상기 폴리 실리콘막 및 상기 패드 산화막을 식각하여 상기 실리콘 기판의 소정 영역을 노출하는 단계; 그리고
    상기 실리콘 기판을 산화하여 상기 소정 영역에 필드 산화막을 형성하는 단계를 포함하고,
    상기 선택적 사진 식각 공정으로 식각된 상기 패드 질화막의 측벽은 45°의 경사각을 가지는 반도체 소자의 소자 분리막 제조방법.
  2. 삭제
  3. 제1항에서,
    상기 필드 산화막을 형성하는 단계 후,
    상기 필드 산화막 아래의 상기 실리콘 기판에 n형 또는 p형 도전형 불순물 이온을 주입하여 채널 저지 영역을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 제조 방법.
  4. 제1항에서,
    상기 필드 산화막을 형성하는 단계 후,
    상기 실리콘 기판을 화학적 기계 연마로 평탄화하는 단계를 더 포함하는 반도체 소자의 소자 분리막 제조 방법.
  5. 제4항에서,
    상기 화학 기계적 연마 공정시에 상기 필드 산화막을 5,000~10,000Å 의 두께로 남기는 반도체 소자의 소자 분리막 제조 방법.
KR10-2003-0061555A 2003-09-03 2003-09-03 반도체 소자의 소자 분리막의 제조 방법 KR100515366B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0061555A KR100515366B1 (ko) 2003-09-03 2003-09-03 반도체 소자의 소자 분리막의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0061555A KR100515366B1 (ko) 2003-09-03 2003-09-03 반도체 소자의 소자 분리막의 제조 방법

Publications (2)

Publication Number Publication Date
KR20050024580A KR20050024580A (ko) 2005-03-10
KR100515366B1 true KR100515366B1 (ko) 2005-09-15

Family

ID=37231705

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0061555A KR100515366B1 (ko) 2003-09-03 2003-09-03 반도체 소자의 소자 분리막의 제조 방법

Country Status (1)

Country Link
KR (1) KR100515366B1 (ko)

Also Published As

Publication number Publication date
KR20050024580A (ko) 2005-03-10

Similar Documents

Publication Publication Date Title
EP1213757B1 (en) Integrated circuits having adjacent p-type doped regions having shallow trench isolation structures without liner layers therebetween and methods of forming same
KR0165457B1 (ko) 트렌치 소자분리 방법
JP3923214B2 (ja) 半導体装置のトレンチ素子分離方法
KR100515366B1 (ko) 반도체 소자의 소자 분리막의 제조 방법
KR0161432B1 (ko) 소자분리 영역의 면적을 감소시키기 위한 트랜지스터 제조방법
KR20010068644A (ko) 반도체장치의 소자격리방법
KR100545177B1 (ko) 반도체 소자의 소자 분리막 및 그의 제조 방법
KR101044774B1 (ko) 모스 트랜지스터 및 그 제조방법
KR100672768B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR20040070656A (ko) 모스펫 소자 제조 방법
KR100481909B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법
KR20010003615A (ko) 반도체 소자의 트렌치형 소자분리막 형성방법
KR20010056442A (ko) 반도체장치의 소자격리방법
KR100750047B1 (ko) 반도체 장치의 소자분리막의 형성 방법
KR20010058454A (ko) 반도체장치의 트렌치 구조의 소자분리막 형성방법
KR100752219B1 (ko) 반도체 소자의 격리막 제조방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR940005720B1 (ko) 반도체 장치의 소자분리 제조방법
KR20010110007A (ko) 반도체소자의 트렌치 소자분리 방법
KR100541553B1 (ko) 소자분리막을 둘러싸는 도핑영역을 구비하는 반도체 소자및 그 제조 방법
KR100323720B1 (ko) 엘리베이티드 반도체층 및 그의 형성방법
KR100328707B1 (ko) 반도체장치의 소자격리 방법
KR20010068649A (ko) 반도체장치의 소자격리방법
KR20020003031A (ko) 반도체소자의 소자분리막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110809

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120827

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee