KR100545177B1 - 반도체 소자의 소자 분리막 및 그의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자의 소자 분리막은 실리콘 기판, 실리콘 기판에 일정 깊이로 형성되어 있는 트렌치, 트렌치의 내면에 형성되어 있는 제1 열 산화막, 실리콘 기판 위에 형성되어 있는 패드 산화막, 패드 산화막 위에 형성되어 있으며 트렌치 입구와 인접하는 변이 라운딩되어 있는 제2 열 산화막 및 제1 열 산화막을 포함하는 트렌치에 매립되어 있는 필드 산화막을 포함한다.
소자 분리, STI, 모우트

Description

반도체 소자의 소자 분리막 및 그의 제조 방법{Isolation Layer of Semiconductor Device and manufacturing process thereof}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막를 개략적으로 도시한 단면도이고,
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
본 발명은 반도체 소자의 소자 분리막 및 그의 제조 방법에 관한 것이다.
일반적으로 반도체 장치에서 널리 이용되는 선택산화에 의한 소자분리 방법 중 하나인 종래의 국부산화막 (local oxidation of silicon : 이하 LOCOS"라 한다) 공정은 소자가 형성되는 실리콘 기판에 먼저 패드 산화막을 성장시키고 그 위에 산화 방지 마스크 물질인 패드 질화막을 증착한 후 마스크를 이용한 노광 및 식각공정을 거쳐 소자 분리막이 형성되는 지역을 설정하고 고온에서 습식 및 건식 산화방식으로 두꺼운 산화막을 성장시켜 이 산화막을 소자 분리막으로 사용하는 기술이다.
그러나, LOCOS 공정 방식에 있어서 측면산화에 의한 버즈 빅 (Bird's beak)현상 및 열 공정으로 유발되는 패드 질화막의 응력에 의한 실리콘 기판의 결정결함 등으로 인하여 반도체 소자의 전기적 특성 및 고집적화 추세에 문제가 되고 있다.
그래서, LOCOS 공정 방식 대체로 STI(shallow trench isolation; 이하 STI"라고 한다) 공정 방식을 도입하여 소자 분리 방법에 적용하였다.
STI 공정은 실리콘 기판에 소정의 깊이를 갖는 트렌치를 형성하고 나서, 이 트렌치에 산화막을 증착시킨 후, 화학 기계적 연마공정으로 이 산화막의 불필요한 부분을 폴리싱(polishing) 식각함으로써, 소자 분리막을 형성하는 기술이다.
그러나, STI 공정에 의한 소자 분리막 형성방법에 따르면, 화학 기계적 연마공정으로 트렌치를 매립하는 산화막의 불필요한 부분을 폴리싱 식각할 때, 산화막으로 이루어지는 소자 분리막의 가장자리 일부분이 과도하게 식각되어 모우트(moat)가 발생한다. 이에 따라, 소자 구동 시, 소자 분리막의 가장자리에 발생한 모우트로 인하여 전기적 집중현상(fringing field)이 유발되어 소자의 전기적 열화가 발생한다. 또한, 험프(hump)로 인한 문턱전압의 변화 현상이 발생하여 누설전류 제어가 어려워지며 그 결과 소자의 특성 및 동작이 불안정해진다.
본 발명이 이루고자 하는 기술적 과제는 소자와 이웃하는 소자를 서로 안전하게 분리하도록 하는 반도체 소자의 소자 분리막 및 그의 제조 방법에 관한 것이다.
이러한 과제를 이루기 위하여 본 발명에서는 다음과 같은 반도체 소자의 소자 분리막 및 그의 제조 방법을 마련한다.
보다 상세하게는 실리콘 기판, 실리콘 기판에 일정 깊이로 형성되어 있는 트렌치, 트렌치의 내면에 형성되어 있는 제1 열 산화막, 실리콘 기판 위에 형성되어 있는 패드 산화막, 패드 산화막 위에 형성되어 있으며 트렌치 입구와 인접하는 변이 라운딩되어 있는 제2 열 산화막 및 제1 열 산화막을 포함하는 트렌치에 매립되어 있는 필드 산화막을 포함하는 반도체 소자의 소자 분리막을 마련한다.
여기서 제2 열 산화막은 트렌치 입구와 인접한 부분에 위치하는 것이 바람직하다.
다르게는 실리콘 기판 위에 패드 산화막 및 패드 질화막을 차례로 적층하는 단계, 패드 질화막 위에 소자 분리 영역을 정의하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 패드 질화막을 선택적 식각하는 단계, 패드 질화막을 포함하는 기판 전면에 폴리 실리콘막을 형성하는 단계, 폴리 실리콘막 위에 제1 감광막 패턴에 의해 정의한 소자 분리 영역 보다 더 넓은 영역을 정의하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴 및 패드 질화막을 마스크로 폴리 실리콘막 및 실리콘 기판을 에치백하여 폴리 스트링거 및 제1 트렌치를 형성하는 단계, 패드 질화막을 마스크로 실리콘 기판을 선택적 식각하여 제2 트렌치를 형성하는 동시에 패드 질화막의 측벽에 소정의 폴리 스트링거를 잔류시키는 단계, 제2 트렌치 및 잔류된 폴리 스트링거를 산화처리 하여 제1 열산화막 및 제2 열산화막을 형성하는 단계, 제1 및 제2 열산화막을 포함하는 기판에 제2 트렌치가 매립되도록 충분히 두껍게 필드 산화막을 적층하는 단계, 필드 산화막을 패드 질화막의 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계를 포함하는 반도체 소자의 소자 분리막 제조 방법을 마련한다.
또한 제2 감광막 패턴을 마스크로 폴리 실리콘막 및 실리콘 기판을 에치백하여 폴리 스페이서 및 제1 트렌치를 형성하는 단계에 있어서, 에치백 공정은 패드 질화막과 폴리 실리콘막의 선택비를 이용하는 것이 바람직하다.
또한 제1 트렌치의 깊이는 제2 트렌치의 깊이의 20~40% 깊이를 가지게 형성하는 것이 바람직하다.
또한 제2 트렌치의 깊이는 4000~5000Å으로 형성하는 것이 바람직하다.
또한 폴리 실리콘막은 300~1500Å 두께로 형성하는 것이 바람직하다.
또한 필드 산화막을 제2 열산화막의 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계 이후에 패드 질화막을 제거하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자의 소자 분리막을 첨부된 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막을 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 기판(100)은 소자 분리막(175)에 의하여 소자 활성 영역(A)을 정의한다.
소자 분리막(175)은 실리콘 기판(100)에 일정한 깊이를 갖는 트렌치(155)의 내면에 형성되어 있는 제1 열 산화막(160)과 트렌치(155)의 입구를 제외한 실리콘 기판(100) 위에 형성되어 있는 패드 산화막(110)과 그 위에 형성되어 있으며 트렌치(155)의 입구와 인접한 변이 라운딩되어 있는 제2 열 산화막(165) 및 트렌치(155)에 매립되어 있는 필드 산화막(170)으로 이루어진다.
즉, 반도체 소자가 고집적화됨에 따라 트렌치의 폭이 좁아지더라도 본 발명의 실시예에 따른 반도체 소자의 소자 분리막은 트렌치의 입구를 제2 열 산화막에 의해 라운딩시켜 넓은 폭을 가지게 하여 트렌치에 필드 산화막 매립 시, 매립 공정을 용이하게 한다. 또한, 트렌치의 상부 가장자리를 패드 산화막 및 제2 열 산화막으로 덮어 보호함으로써 트렌치의 상부 가장자리에 모우트가 발생하는 것을 방지한다.
이상 설명한 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막을 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 반도체 소자의 소자 분리막 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(100) 위에 패드 산화막(110)과 패드 질화막(120)을 차례로 적층한다. 이때, 패드 산화막(110)은 실리콘 기판(100)과 패드 질화막(120)의 스트레스를 완화시키는 역할 및 후속 패드 질화막(120) 제거 공정 시, 식각 정지막의 역할을 한다. 또한 패드 질화막(120)은 후속 트렌치 식각공정 시, 식각 마스크로 사용한다. 또한, 패드 산화막(110)은 100~200Å 두께로 형성하고, 패드 질화막(120)은 1000~3000Å 두께로 형성하는 것이 바람직하다.
이어 패드 질화막(120) 위에 감광막(도시하지 않음)을 도포한 다음 노광 및 현상 공정을 진행하여 실리콘 기판(100)에 활성 영역(A)을 정의하는 제1 감광막 패턴(130)을 형성한다.
도 2b에 도시한 바와 같이, 제1 감광막 패턴(130)을 식각 마스크로 이용하여 패드 질화막(120)을 선택적 식각하여 소자 분리 영역의 패드 산화막(110) 일부분을 노출한다. 그리고, 패드 질화막(120)을 포함하는 기판 위에 폴리 실리콘막(140)을 형성한다. 이때, 폴리 실리콘막(140)은 300~1500Å 두께로 형성하는 것이 바람직하다.
그리고 제1 감광막 패턴을 제거한 다음, 도 2c에 도시한 바와 같이, 폴리 실리콘막(140)을 에치백하여 패드 질화막(120) 측벽에 폴리 스트링거(stringer)(145) 를 형성하는 동시에 실리콘 기판(100)의 일부분 또한 에치백하여 실리콘 기판(100) 내에 제1 트렌치(150)를 형성한다. 이때, 에치백 공정은 제1 트렌치(150)의 깊이가 형성하고자 하는 최종 트렌치 깊이의 20~40% 가 되는 시점을 에치백 종결 시점으로 진행하는 것이 바람직하다. 즉, 에치백 공정은 질화물과 실리콘의 선택비를 이용하여 진행하기 때문에 패드 질화막(120)의 측벽에 폴리 스트링거(145)를 형성하는 동시에 제1 트렌치(150)의 깊이를 조절하는 것이 가능하다.
이어 도 2d에 도시한 바와 같이, 패드 질화막(120) 위에 감광막(도시하지 않음)을 도포한 다음 노광 및 현상 공정을 진행하여 제1 감광막 패턴(도 2a 참조, 130)의 폭 보다 넓게 제 2 감광막 패턴(135)을 형성한다.
도 2e에 도시한 바와 같이, 제2 감광막 패턴(135) 및 패드 질화막(120)을 식각 마스크로 실리콘 기판(100)을 선택적 식각하여 제2 트렌치(155)를 형성하되, 패드 질화막(120)의 측벽에 폴리 스트링거의 일부분(148)을 잔류시킨다. 즉, 폴리 스트링거의 일부분(148)이 패드 질화막(120)의 측벽에 잔류되는 시점까지 실리콘 기판(100)을 식각하여 제2 트렌치(155)를 형성한다. 이때, 제2 트렌치(155)의 깊이는 4000~10000Å 정도가 바람직하다. 다시 말해, 제2 트렌치(155)를 형성하기 위한 식각 공정 시, 제2 트렌치(155)의 입구와 인접 부분에 형성되어 있는 패드 질화막(120) 및 폴리 스트링거(145)의 일부분이 같이 식각되면서 식각면 즉, 패드 질화막(120) 및 잔류된 폴리 스트링거의 일부분(148)의 측벽이 라운딩진다. 따라서, 제2 트렌치(155)의 입구의 폭이 넓어지게 되어 후속 공정으로 트렌치에 필드 산화막을 매립하는 공정에 있어서 매립을 용이하게 할 수 있으며, 보이드 등의 매립 불 량을 방지한다.
도 2f에 도시한 바와 같이, 잔류된 폴리 스트링거의 일부분(148) 및 제2 트렌치(155)를 포함하는 기판에 산화처리(oxidation)를 한다. 이때, 제2 트렌치(155)의 내면에는 제2 트렌치(155) 내면에 드러난 실리콘 기판(100)의 일부분과 산소가 서로 반응하여 제1 열 산화막(160)을 형성하고, 잔류된 폴리 스트링거의 일부분 또한 산소와 서로 반응하여 제2 열 산화막(165)을 형성한다.
그리고, 도 2g에 도시한 바와 같이, 필드 산화막(170)을 증착하여 제2 트렌치(155)를 완전히 매립한다. 이때 필드 산화막(170)은 HLD 또는 TEOS 산화막 따위의 산화막을 이용하여 형성한다.
이어 필드 산화막(170)이 증착된 결과물에 자기 멈춤 슬러리(Self Stop Slurry : SSS) 또는 고 선택비 슬러리(High Selectivity Slurry : HSS) 중 적어도 어느 하나의 슬러리를 이용하여 식각 정지막의 역할을 하는 패드 질화막(120)의 표면이 드러나도록 화학기계적 연마 공정을 진행하여 결과물을 평탄화한다. 그리고, 패드 질화막(120)을 인산용액을 이용하여 습식 식각 공정에 의해 제거하여 소자 분리막(175)을 형성한다(도 1 참조).
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이와 같은 본 발명에 따르면 반도체 소자가 고집적화 되어 트렌치의 폭이 좁아지더라도 트렌치의 입구 측벽을 라운딩지게 하여 트렌치 매립 공정 시 트렌치 내에 보이드 등의 매립 불량이 발생하는 것을 방지한다. 또한, 트렌치를 매립하는 산화막의 불필요한 부분을 제거하는 공정에서 소자 분리막의 일부분에 모우트가 발생하는 것을 방지한다. 따라서, 소자의 특성 및 동작을 안정화시킬 수 있다.

Claims (8)

  1. 실리콘 기판,
    상기 실리콘 기판에 일정 깊이로 형성되어 있는 트렌치,
    상기 트렌치의 내면에 형성되어 있는 제1 열 산화막,
    상기 실리콘 기판 위에 형성되어 있는 패드 산화막,
    상기 패드 산화막 위에 형성되어 있으며 트렌치 입구와 인접하는 변이 라운딩되어 있는 제2 열 산화막 및
    상기 제1 열 산화막을 포함하는 트렌치에 매립되어 있는 필드 산화막
    을 포함하는 반도체 소자의 소자 분리막.
  2. 제1항에서,
    상기 제2 열 산화막은 상기 트렌치 입구와 인접한 부분에 위치하는 반도체 소자의 소자 분리막.
  3. 실리콘 기판 위에 패드 산화막 및 패드 질화막을 차례로 적층하는 단계,
    상기 패드 질화막 위에 소자 분리 영역을 정의하는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 패드 질화막을 선택적 식각하는 단계,
    상기 패드 질화막을 포함하는 기판 전면에 폴리 실리콘막을 형성하는 단계,
    상기 폴리 실리콘막 위에 제1 감광막 패턴에 의해 정의한 소자 분리 영역 보다 더 넓은 영역을 정의하는 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴 및 상기 패드 질화막을 마스크로 상기 폴리 실리콘막 및 상기 실리콘 기판을 에치백하여 폴리 스트링거 및 제1 트렌치를 형성하는 단계,
    상기 패드 질화막을 마스크로 상기 실리콘 기판을 선택적 식각하여 제2 트렌치를 형성하는 동시에 상기 패드 질화막의 측벽에 소정의 폴리 스트링거를 잔류시키는 단계,
    상기 제2 트렌치 및 상기 잔류된 폴리 스트링거를 산화처리 하여 제1 열산화막 및 제2 열산화막을 형성하는 단계,
    상기 제1 및 제2 열산화막을 포함하는 기판에 상기 제2 트렌치가 매립되도록 두껍게 필드 산화막을 적층하는 단계,
    상기 필드 산화막을 상기 패드 질화막의 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계
    를 포함하는 반도체 소자의 소자 분리막 제조 방법.
  4. 제3항에서,
    상기 제2 감광막 패턴을 마스크로 상기 폴리 실리콘막 및 상기 실리콘 기판을 에치백하여 폴리 스트링거 및 제1 트렌치를 형성하는 단계에 있어서,
    상기 에치백 공정은 상기 패드 질화막과 상기 폴리 실리콘막의 선택비를 이용하는 반도체 소자의 소자 분리막 제조 방법.
  5. 제3항 또는 제4항에서,
    상기 제1 트렌치의 깊이는 상기 제2 트렌치의 깊이의 20~40% 깊이를 가지게 형성하는 반도체 소자의 소자 분리막 제조 방법.
  6. 제3항 또는 제4항에서,
    상기 제2 트렌치의 깊이는 4000~10000Å으로 형성하는 반도체 소자의 소자 분리막 제조 방법.
  7. 제3항에서,
    상기 폴리 실리콘막은 300~1500Å 두께로 형성하는 반도체 소자의 소자 분리막 제조 방법.
  8. 제3항에서,
    상기 필드 산화막을 상기 패드 질화막의 표면이 드러나는 시점까지 화학 기계적 연마하여 평탄화하는 단계 이후에
    상기 패드 질화막을 제거하는 단계를 더 포함하는 반도체 소자의 소자 분리막 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763702B1 (ko) * 2006-08-31 2007-10-04 동부일렉트로닉스 주식회사 폴리 스트링거를 방지하는 반도체 소자의 ｓｔｉ형성 방법
CN111933568B (zh) * 2020-09-25 2021-02-09 晶芯成(北京)科技有限公司 一种浅沟槽隔离结构的制作方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0407077A3 (en) * 1989-07-03 1992-12-30 American Telephone And Telegraph Company Trench etching in an integrated-circuit semiconductor device
US6232649B1 (en) * 1994-12-12 2001-05-15 Hyundai Electronics America Bipolar silicon-on-insulator structure and process
US5696019A (en) * 1996-06-24 1997-12-09 Macronix International Co., Ltd. Self-aligned trench isolation for memory array using sidewall spacers
US5834360A (en) * 1996-07-31 1998-11-10 Stmicroelectronics, Inc. Method of forming an improved planar isolation structure in an integrated circuit
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6403486B1 (en) * 2001-04-30 2002-06-11 Taiwan Semiconductor Manufacturing Company Method for forming a shallow trench isolation
US6451654B1 (en) * 2001-12-18 2002-09-17 Nanya Technology Corporation Process for fabricating self-aligned split gate flash memory

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