DE4426468C2 - Verfahren zur Herstellung einer DRAM-Zelle - Google Patents
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Description
Die vorliegende Erfindung betrifft allgemein die Bildung eines Kondensators beim Herstellen
einer Halbleitervorrichtung und insbesondere ein Verfahren zur Herstellung einer DRAM-
Zelle, die fähig ist, die Kapazität zu erhöhen.
Es ist unabdingbar die Fläche der Speicherzelle zu reduzieren und dafür die Ladungsspei
cherkapazität in der Zelle für die hohe Integration des dynamischen Direktzugriffsspeichers
(im folgenden als "DRAM" bezeichnet) sicherzustellen. Zusätzlich ist es wahrscheinlich,
dass eine Halbleitervorrichtung für Schaltungen sehr hoher Integrationsdichte, insbesondere
wenn die Ladungsspeicherkapazität des Kondensators reduziert ist, häufig auftretende
Softwarefehler aufgrund von α-Teilchen zeigt.
Entsprechend wurden intensive Studien über die Entwicklung, ein wichtiger Gegenstand des
Gebiets, eines Verfahrens zur Sicherstellung nicht nur der Speicherladungskapazität, son
dern auch der Vorrichtungsverlässlichkeit durchgeführt.
Aus der US 5218219 ist ein Verfahren zur Bildung einer Halbleiterspeichereinrichtung be
kannt. Ausgegangen wird von einem Siliziumsubstrat 1, auf dem ein Feldoxid, Transistoren
mit einer Gateisolierschicht und einer Gateelektrode, deren Peripherie von einer Isolier
schicht bedeckt ist, und Source/Drainbereiche gebildet sind. Darauf wird eine polykristalline
Siliziumschicht abgeschieden und strukturiert. Auf der gesamten Oberfläche wird eine Oxid
schicht und ein Muster eines Resists im Speicherzellenanordnungsgebiet gebildet um ani
sotropes Ätzen auszuführen. Über der sich ohne Resist ergebenden Struktur wird eine poly
kristalline Siliziumschicht und eine Rückätzschicht gebildet. Anschließend wird die obere
Oberfläche der polykristallinen Siliziumschicht durch Rückätzen freigelegt und die freige
legte polykristalline Siliziumschicht durch Ätzen selektiv entfernt.
Nach Entfernen der Oxidschicht wird eine dielektrische und eine polykristalline Silizium
schicht abgeschieden.
Auch aus der US 5185282 ist ein Verfahren zur Herstellung einer Speicherzelle bekannt.
Ausgangspunkt hier ist ein Substrat mit einem Feldoxid, Transistoren, die eine Gateisolier
schicht und eine Gateelektrode enthalten, deren Peripherie von einer Isolierschicht bedeckt
ist und Source/Drainbereichen. Auf einer abgeschiedenen und strukturierten Siliziumnitrid
schicht wird ein Oxidfilm aufgebracht und für die Bildung der Ladungsspeicherelektrode
strukturiert. Dann wird ein alles bedeckender Polysiliziumfilm abgeschieden, der in Verbin
dung mit dem Source/Drainbereich kommt. Dann wird die Oberfläche durch Aufbringen und
Zurückätzen eines Photoresists eingeebnet und der Polysiliziumfilm am oberen Ende des
Oxidfilms freigelegt und weggeätzt. Der verbleibende Photoresist und der Oxidfilm werden
entfernt, eine dielektrische Schicht und eine Plattenelektrode aufgebracht.
Da jedoch die Halbleitervorrichtung hochintegriert ist, ist die Höhe der vertikal ausgebildeten
Ladungsspeicherelektrode begrenzt, so dass sich das konventionelle Verfahren einer
Schwierigkeit gegenübersieht, d. h. die weitere Ausbildung von Ladungsspeicherkapazität ist
schwierig zu erzielen.
Daher ist es eine Aufgabe der vorliegenden Erfindung, die im Stand der Technik auftreten
den Probleme zu überwinden und ein Verfahren für die Herstellung von DRAM-Zellen zu
schaffen, das in der Lage ist, eine Menge von Ladungsspeicherkapazität in einer gegebe
nen Speicherzelle zu sichern, die genügend hoch ist, um einen hohen Integrationsgrad zu
erwirken.
Basierend auf den intensiven und sorgfältigen Studien der
vorliegenden Erfinder, konnte die obige Aufgabe durch das
Schaffen eines Verfahrens zur Herstellung einer DRAM-Zelle
gelöst werden, das einen Transistor aufweist, bestehend aus
einem Feld-Oxid, einer gateisolierenden Schicht, einer Gate-
Elektrode, die mit einer isolierenden Schicht überdeckt ist,
einem Abstandsisolierfilm und einem störstellen-ionen-implan
tierten Bereich, der mit einem Kondensator verbunden ist, das
die Schritte aufweist: Ausbilden eines Grabens in einem vor
bestimmten Abschnitt des Feld-Oxides; Ablagern einer ersten
gesamtüberdeckenden leitenden Schicht, die in Verbindung mit
dem ionen-implantierten Bereich kommt, und derartiges selek
tives Ätzen der ersten leitenden Schicht, daß keine leitende
Schicht in dem Graben übrigbleibt, um ein Muster einer ersten
Ladungsspeicherelektrode zu bilden; gesamtes Beschichten mit
einer isolierenden Schicht der resultierenden Struktur und
Entfernen der isolierenden Schicht, die in den Gebieten vor
handen ist, in denen der Kondensator mit der in dem Graben
verbliebenden Isolierschicht ausgebildet wird; Bilden einer
zweiten leitenden Schicht insgesamt über die resultierende
Struktur; Ebnen der Oberfläche der zweiten leitenden Schicht
mit einem Material und Unterwerfen des Materials einem Zu
rückätzen, bis die zweite leitende Schicht, die auf der iso
lierenden Schicht plaziert ist, freigelegt wird und Ätzen der
freigelegten zweiten leitenden Schicht, um die isolierende
Schicht freizulegen; und Entfernen des Materials zum Ebnen
und der isolierenden Schicht und Ausbilden eines dielektri
schen Films und einer Plattenelektrode in entsprechender Rei
henfolge.
Die obige Aufgabe und weiteren Vorteile der vorliegenden Er
findung werden klarer durch die detaillierte Beschreibung der
bevorzugten Ausführungsform der vorliegenden Erfindung unter
Bezugnahme auf die beigefügten Zeichnungen, in denen:
Fig. 1A bis 1E schematische Querschnittsansichten sind, die ein Herstellungsverfahren ei
ner DRAM-Zelle gemäß der vorliegenden Erfindung zeigen.
Die Anwendung der bevorzugten Ausführungsform der vorliegenden Erfindung wird am
besten unter Bezugnahme auf die Fig. 1A bis 1E der beigefügten Zeichnungen verstan
den, worin gleiche Bezugszeichen für gleiche und ähnliche Teile der entsprechenden Zeich
nungen verwendet werden.
Bezugnehmend auf die Fig. 1A wird ein Transistor dargestellt.
Für den Transistor wird ein Siliziumsubstrat 21 zuerst einem Oxidationsvorgang unterzogen,
beispielsweise LOCOS, um ein Feld-Oxid 22 zu bilden. Die Gate-Oxide werden auf vorbe
stimmten Abschnitten ausgebildet, gefolgt von der Bildung der Gate-Elektrode 24 auf den
Gate-Oxiden 23. Die Gate-Elektrode wird durch ihr Einkapseln mit einer isolierenden Oxid
schicht 24' und durch das Ausbilden eines Abstandsoxides 25 an ihrer Seitenwand isoliert.
Danach werden Dotiermittel in das Siliziumsubstrat 21 implantiert, um so ein ionen
implantiertes Gebiet 26 zu bilden.
Die Fig. 1B zeigt einen Querschnitt der Halbleitervorrichtung, nachdem ein Graben in einem
vorbestimmten Abschnitt des Feld-Oxids 22 ausgebildet ist. Vor der Bildung des Grabens
wird eine erste photosensitive Schicht auf dem gesamten Transistor aufgebracht, dargestellt
in dieser Figur. Die Ausbildung
des Grabens in dem Feld-Oxid ist wesentlich für die vorliegende Erfindung.
Die Tiefe des Grabens in dem Feld-Oxid beträgt die Hälfte mehr als die Dicke des Feld-
Oxids, um die Ladungsspeicherkapazität besser sicherzustellen und die Isolation zwischen
den Vorrichtungen zu verbessern.
Die Fig. 1C zeigt einen Querschnitt der Halbleitervorrichtung, nachdem die erste photosen
sitive Schicht 27 entfernt ist und ein Nitrid 28 und eine erste Ladungsspeicherelektrode 29
gebildet sind.
Um den Isolationseffekt des Feld-Oxides 22 zu verbessern, wird das Nitrid 28 über den
Graben ausgebildet und erstreckt sich weiter über ein vorbestimmtes Gebiet der Gate-
Elektrode 24. Nach der Bildung des Nitrids wird die erste Ladungsspeicherelektrode 29
durch das Aufbringen von dotiertem Polysilizium über der gesamten Fläche der sich erge
benden Struktur mit Ausnahme des Grabens aufgebracht.
Die Fig. 1D zeigt einen Querschnitt der Halbleitervorrichtung, nachdem ein Oxid 30 über
dem Graben, das Polysilizium für eine zweite Ladungsspeicherelektrode 31 und eine zweite
photosensitive Schicht 32 ausgebildet sind.
Das Oxid 30 kann nur oben über dem Graben durch das Aufbringen einer Oxidschicht über
der gesamten resultierenden Struktur der Fig. 1C mit einem chemischen Dampfablage
rungsverfahren (CVD), Ebnen ihrer Oberfläche und derartiges selektives Ätzen, dass sie nur
oberhalb des Grabens verbleibt, ausgebildet werden. Über der Fläche, über der die Oxid
schicht weggeätzt ist, wird eine zweite Ladungsspeicherelektrode ausgebildet.
Nach der Bildung des Oxids 30 wird die Polysiliziumschicht über der sich ergebenden
Struktur einschließlich des Oxids 30 ausgebildet. Über der Polysiliziumschicht wird die
zweite photosensitive Schicht 32 aufgebracht, die dann geebnet und einem Ätzprozess un
terzogen wird, bis das Polysilizium freigelegt ist.
Zu diesem Zeitpunkt kann unter Verwendung eines Glasaufschleuder-Films anstatt der
photosensitiven Schicht 32 die Ebnung durchgeführt werden. Ferner kann in Übereinstim
mung mit der vorliegenden Erfindung die Isoliereigenschaft durch das Zurücklassen eines
Teils des Oxids oberhalb des Grabens anstatt seines kompletten Entfernens verbessert
werden.
Die Fig. 1E zeigt einen Querschnitt der Halbleitervorrichtung, nachdem ein Kondensator
einer Speichervorrichtung gebildet ist.
Dafür wird zuerst ein Ätzvorgang durchgeführt, um sowohl das Polysilizium über dem Oxid
30 als auch das Oxid 30 zu entfernen. Als Ergebnis wird das Polysilizium in zwei Ladungs
speicherelektroden 31', von denen jede zu einem der zwei Transistoren gehört, mit einem
Querschnitt eines entlang der Seitenwand des Grabens ausgebildeten vertikalen Stabes
geteilt, wie es in dieser Figur dargestellt ist.
Nach der Ausbildung der zweiten Ladungsspeicherelektroden 31' wird die zweite photosen
sitive Schicht 32 entfernt. Über den freigelegten Flächen der Ladungsspeicherelektroden,
der ersten und der zweiten, wird eine dielektrische Schicht 33 gebildet, gefolgt von der Bil
dung einer Plattenelektrode 34 über der sich ergebenden Struktur.
Wie im vorangegangenen beschrieben, wird ein Graben in einem Feld-Oxid gebildet, der
eine Zunahme in einer Oberfläche der Ladungsspeicherelektrode gemäß der vorliegenden
Erfindung bewirkt.
Daher kann das Verfahren, das von der vorliegenden Er
findung bereitgestellt wird, die Grenze des konventionell ge
schichteten Kondensators überwinden, indem seine Oberfläche
durch das Erhöhen der Ladungsspeicherelektrode vergrößert
wird, wodurch die Ladungsspeicherkapazität maximiert wird.
Daher kann das Verfahren der vorliegenden Erfindung einen ho
hen Integrationgrad einer Halbleitervorrichtung bewirken.
Claims (4)
1. Verfahren zur Herstellung einer DRAM-Zelle, die einen Transistor aufweist, der aus
einem Feld-Oxid (22), einer Gate-Isolierschicht (23), einer Gate-Elektrode (24), die
eingekapselt ist mit einer Isolierschicht (24'), einem Abstands-Isolierfilm (25) und ei
ner störstellen-ionen-implantierten Gebiets (26) besteht, das mit einem Kondensator
verbunden ist, das die Schritte aufweist:
Ausbilden eines Grabens in einem vorbestimmten Abschnitt des Feld-Oxids (22);
Aufbringen einer ersten alles bedeckenden leitenden Schicht, die in Verbindung mit dem ionen-implantierten Gebiet (26) kommt und derartiges selektives Ätzen der ers ten leitenden Schicht, dass keine leitende Schicht in dem Graben zurückbleibt, um ein Muster einer ersten Ladungselektrode (29) zu erzeugen;
Beschichten mit einer isolierenden Schicht (30) insgesamt auf der sicht ergebenden Struktur und Entfernen der isolierenden Schicht (30), die in den Flächen vorhanden ist, in denen der Kondensator gebildet wird, wobei die isolierende Schicht (30) in dem Graben zurückbleibt;
Bilden einer zweiten leitenden Schicht (31) insgesamt über der sich ergebenden Struktur;
Ebnen der Oberfläche der zweiten leitenden Schicht (31) mit einem Material und Unterziehen des Materials einem Zurückätzen, bis die auf der isolierenden Schicht (3) aufgebrachte zweite leitende Schicht (31) freigelegt wird und Ätzen der freige legten zweiten leitenden Schicht (31), um die Isolierschicht freizulegen;
Entfernen des Materials zum Ebnen und der Isolierschicht (30) und Ausbilden eines dielektronischen Films (33) und einer Plattenelektrode (34) in entsprechender Rei henfolge.
Ausbilden eines Grabens in einem vorbestimmten Abschnitt des Feld-Oxids (22);
Aufbringen einer ersten alles bedeckenden leitenden Schicht, die in Verbindung mit dem ionen-implantierten Gebiet (26) kommt und derartiges selektives Ätzen der ers ten leitenden Schicht, dass keine leitende Schicht in dem Graben zurückbleibt, um ein Muster einer ersten Ladungselektrode (29) zu erzeugen;
Beschichten mit einer isolierenden Schicht (30) insgesamt auf der sicht ergebenden Struktur und Entfernen der isolierenden Schicht (30), die in den Flächen vorhanden ist, in denen der Kondensator gebildet wird, wobei die isolierende Schicht (30) in dem Graben zurückbleibt;
Bilden einer zweiten leitenden Schicht (31) insgesamt über der sich ergebenden Struktur;
Ebnen der Oberfläche der zweiten leitenden Schicht (31) mit einem Material und Unterziehen des Materials einem Zurückätzen, bis die auf der isolierenden Schicht (3) aufgebrachte zweite leitende Schicht (31) freigelegt wird und Ätzen der freige legten zweiten leitenden Schicht (31), um die Isolierschicht freizulegen;
Entfernen des Materials zum Ebnen und der Isolierschicht (30) und Ausbilden eines dielektronischen Films (33) und einer Plattenelektrode (34) in entsprechender Rei henfolge.
2. Verfahren zur Herstellung einer DRAM-Zelle nach Anspruch 1, worin der Schritt des
Ausbildens eines Grabens ferner das Ausbilden eines Nitrids (22) mit einer vorbe
stimmten Dicke auf dem Graben umfasst, um die Isolationseigenschaften der Vor
richtung nachfolgend der Bildung des Grabens zu verbessern.
3. Verfahren zur Herstellung einer DRAM-Zelle nach Anspruch 1, worin das Material
zum Ebnen aus einem photosensitiven Film oder einem Glasaufschleuder-Film aus
gewählt wird.
4. Verfahren zur Herstellung einer DRAM-Zelle nach Anspruch 1, worin die isolierende
Schicht (30) auf einem Teil des Grabens während ihrer Entfernung verbleibt, wo
durch die Isoliereigenschaft zwischen den Vorrichtungen verbessert werden kann.
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|---|---|---|---|---|
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185282A (en) * | 1989-11-23 | 1993-02-09 | Electronics And Telecommunications Research Institute | Method of manufacturing DRAM cell having a cup shaped polysilicon storage electrode |
| US5218219A (en) * | 1990-04-27 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a peripheral wall at the boundary region of a memory cell array region and a peripheral circuit region |
-
1993
- 1993-07-27 KR KR1019930014369A patent/KR970000717B1/ko not_active IP Right Cessation
-
1994
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- 1994-07-27 US US08/281,301 patent/US5449636A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185282A (en) * | 1989-11-23 | 1993-02-09 | Electronics And Telecommunications Research Institute | Method of manufacturing DRAM cell having a cup shaped polysilicon storage electrode |
| US5218219A (en) * | 1990-04-27 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having a peripheral wall at the boundary region of a memory cell array region and a peripheral circuit region |
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