KR960019720A - 반도체 소자의 캐패시터 제조방법 - Google Patents

반도체 소자의 캐패시터 제조방법 Download PDF

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KR960019720A
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KR1019940029947A
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Inventor
박상훈
Original Assignee
김주용
현대전자산업 주식회사
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    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 다층구조의 전하저장전극을 형성함에 있어서, 절연용 CVD 산화막의 습식식각으로 질화막을 노출시킨 부위에 단차를 이용하여 제1전하저장전극을 형성함으로써 플레이트 전극용 폴리실리콘에 의한 틈(void)이 발생하지 않도록 하며, 넓은 표면적을 갖는 전하저장전극을 형성하여 캐패시턴스를 확보하고, 단차비의 증가로 인한 공정의 어려움을 극복할 수 있는 캐패시터 제조방법에 관한 것이다.

Description

반도체 소자의 캐패시터 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2G도는 본 발명에 따른 일실시예의 캐패시터 제조 공정 단면도,
제3도는 본 발명의 다른 실시예에 따른 형성된 캐패시터의 단면도.

Claims (2)

  1. 반도체 소자의 캐패시터 제조방법에 있어서, 반도체기판(21)에 필드산화막(22), 게이트절연막(23) 및 게이트전극(24), 제1스페이서 산화막(25), 불순물 이온주입 영역(26)을 형성한 다음 층간절연막(277)을 형성하는 단계; 상기 반도체기판(21)에 소정깊이의 트랜치를 형성한 다음 소정의 불순물을 트랜치내부로 이온주입하는 단계; 소정의 산화막을 형성한 후에 비등방성 식각으로 트랜치 내부에 제2스페이서 산화막(31)을 형성하고 그 상부에 폴리실리콘막을 증착 및 사진식각하여 소정패턴을 갖는 제1전하저장전극(32)을 형성하는 단계; CVD 산화막(33)을 증착하고 소정부위의 CVD산화막을 제거하고 제2전하저장전극용 폴리실리콘막(34)을 증착하는 단계; 노출된 상기 폴리실리콘막(34)을 식각하여 제2전하저장전극(34')을 형성하고 소정의 절연막을 형성한 후 비등방성 식각으로 제1전하저장전극의 측벽에 제3스페이서 산화막(36)을 형성하는 단계; 전체구조 상부에 제3전하저장용 폴리실리콘막(37)을 증착 및 충분히 과도식각하여 제3스페이서 전하저장전극(37')을 형성하고 상기 제3스페이서 산화막(36)과 CVD산화막(27,33)을 제거하며 유전막(39)과 플레이트전극(40)을 각각 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 층간절연막(277)은 CVD 산화막(27), 질화막(28)을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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