KR950001163B1 - 박막트랜지스터 및 그 제조방법 - Google Patents
박막트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR950001163B1 KR950001163B1 KR1019920006929A KR920006929A KR950001163B1 KR 950001163 B1 KR950001163 B1 KR 950001163B1 KR 1019920006929 A KR1019920006929 A KR 1019920006929A KR 920006929 A KR920006929 A KR 920006929A KR 950001163 B1 KR950001163 B1 KR 950001163B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- silicon
- thin film
- forming
- film transistor
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 9
- 239000010408 film Substances 0.000 claims description 36
- 239000010409 thin film Substances 0.000 claims description 27
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 abstract description 4
- 125000006850 spacer group Chemical group 0.000 abstract 2
- 238000000059 patterning Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
Abstract
내용없음.
Description
제1a도 내지 제1d도는 본 발명에 의해 ㄷ형 채널을 갖는 박막트랜지스터를 제조하는 단계를 도시한 사시도.
제2도는 제1d도의 A-A'의 선을 따라 수직으로 절단하여 도시한 단면도.
제3도는 제1d도의 B-B'선을 따라 수평으로 절단하여 도시한 평단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 질화막 2 : 제2절연막
3 : 실리콘층 3A : 실리콘 스페이서
3B : 실리콘 스페이서 패턴 4 : 게이트 절연막
5 : 실리콘층 6A : 소오스
5A : 게이트전극 6B : 드레인
10 : 제1절연막
본 발명은 고집적 반도체의 박막트랜지스터(Thin film Transistor) 및 그 제조방법에 관한 것으로, 특히 좁은 면적에서도 충분한 채널길이를 확보할 수 있도록 ㄷ형 채널을 갖는 트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터는 현재 SRAM 및 LCD(Liquld Crystal Display)등에 사용되고 있는데, 일반적인 박막트랜지스터의 구조는 평판형 채널을 갖는다. 그 제조방법은 절연막 상부에 박막트랜지서트의 게이트전극을 형성한 후, 그 상부에 게이트 절연막을 형성하고, 게이트 절연막 상부에 실리콘층을 형성하고 이온주입 공정으로 박막트랜지스터의 채널, 소오스 및 드레인을 각각 형성하는 단계로 이루어진다.
그러나, 수평형태의 채널을 갖는 박막트랜지스터는 셀이 차지하는 면적이 증대되어 차세대의 고집적 SRAM에서는 적용하기 어렵고, 고해상도를 요구하는 LCD 제조시 셀의 면적이 최소화되어야 하는데 평판형태의 채널을 갖는 박막트랜지스터는 해상도가 떨어지는 문제점이 있다.
또한, 셀의 크기를 최소화하기 위해 채널길이를 최소화할 경우 박막트랜지스터가 오프동작 상태일 때 누설전류가 증대되는 문제점이 발생된다.
따라서, 본 발명은 박막트랜지스터가 차지하는 면적을 최소화하고, 채널길이를 증대시켜 박막트랜지스터 오프동작시에 누설전류를 최소화시키기 위하여 ㄷ형 채널을 갖는 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의하면 좁은 면적에서 충분한 채널길이와 채널의 통로를 확보하기 위하여, 예정된 높이를 가지고, ㄷ형태의 양단부에는 소오스 및 드레인이 형성되는 채널형성용 실리콘 스페이서 패턴과, 실리콘 스페이서 내측의 요홈에는 실리콘 스페이서의 높이까지 채워지는 제2절연막과 패턴과, 실리콘 스페이서 패턴과 제2절연막 패턴의 상부 및 측면에 걸쳐 형성되는 게이트 산화막과, 게이트 상부에 걸쳐서 형성되는 게이트전극으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명을 상세히 설명하고자 한다.
제1a도 내지 제1d도는 본 발명에 의해 ㄷ형 채널을 갖는 박막트랜지스터를 제조하는 단계를 도시한 사시도이다.
제1a도는 제1절연막(10) 예를들어 산화막 상부에 실리콘 질화막(1)을 형성한 다음, 그 상부에 실리콘 질화막(1)과 식각선택비가 다른 제2절연막(2) 예를들어 실리콘 산화막을 예정된 두께로 증착한후, 마스크 패턴 공정으로 제2절연막(2)의 예정된 부분을 제거하여 사각기둥 형태의 제2절연막 패턴(2A)을 형성한 상태의 사시도이다.
제1b도는 상기 제2절연막 패턴(2A) 상부 및 측면을 포함한 전체구조 상부에 실리콘층(3) 예를들어 다결정 실리콘층 또는 비정질 실리콘층을 예정된 두께로 증착한후, 블랭켓 식각으로 상기 실리콘층(3)을 식각하여 상기 제2절연막 패턴(2A) 측벽을 따라 실리콘 스페이서(3A)를 형성한 상태의 사시도이다.
제1c도는 상기 제2절연막 패턴(2A)의 예정된 일측벽에 있는 실리콘 스페이서(3A)를 마스트 패턴 공정으로 제거하여 제2절연막 패턴(2A)의 전면이 노출된 실리콘 스페이서(3B)을 형성한 상태의 사시도이다.
제1d도는 상기 실리콘 스페이서 패턴(3B)을 포함하는 전체구조 상부 및 측면에 게이트 절연막(4)으로 실리콘 산화막을 증착하고, 그 상부에 게이트전극용 실리콘층(5) 예를들어 다결정 실리콘층, 비정질 실리콘층 또는/및 실리사이드를 증착한후, 게이트전극 마사크 패턴 공정으로 상기 실리콘층(5)과 게이트 절연막(4)의 예정된 부분을 제거하되, 실리콘 스페이서 패턴(3B)의 양측 단부가 일정부분 노출되도록 한 게이트전극(5A)을 형성하고, 예정된 타입의 불순물을 노출된 실리콘 스페이서 패턴(3B) 양측단부에 주입하여, 소오스(6A) 및 드레인(6B)을 형성한 상태의 사시도이다.
제1d도의 도면을 더 상세히 설명하기 위하여 제2도 및 제3도를 참조하기로 한다.
제2도는 제1d도의 A-A'의 수직단면도로서 제1절연막(10), 실리콘 스페이서 패턴(3B)의 양측 측벽과 제2절연막 패턴(2A) 상부를 따라 형성된 게이트 절연막(4) 상부면을 따라 게이트전극(5A)이 형성됨을 도시한다.
제3도는 제1d도의 B-B'의 평단면도로서 채널이 형성될 실리콘 스페이서 패턴(3B)의 외측 가장자리에는 게이트 절연막(4), 게이트 전극(5A)이 형성되고, 실리콘 스페이서 패턴(3B)의 내측에는 제2절연측 패턴(2A)이 형성되고, 실리콘 스페이서 패턴(3B)의 양측단부에는 소오스(6A) 및 드레인(6B)이 형성됨을 도시한다.
상기한 ㄷ형 채널을 갖는 박막트랜지스터의 동작설명을 하면 다음과 같다. 게이트전극에 전원이 인가되면 실리콘 스페이서 패턴에 채널이 형성된다. 그로인하여 소오스 및 드레인간에 전류가 흐르게 되어 박막트랜지스터가 온(ON) 동작을 하게 되며, 게이트전극에 전원을 끊어주면 소오스 및 드레인간에는 채널이 형성되지 않으므로 박막트랜지스터가 오프(off) 동작을 하게 된다.
상기한 바와같이 본 발명에 의하면 좁은 면적에서도 충분한 채널길이를 갖는 박막트랜지스터로 제조할 수있고, 그로인하여 박막트랜지스터 오프동작시 누설전류를 감소시킬 수 있다.
또한, 차세대 고집적 SRAM 제조시 단위셀의 면적을 줄일 수있고, 고해상도를 요구하는 LCD 제조시 박막트랜지스터가 차지하는 면적을 최소화할 수 있으므로 일반적인 평탄형 박막트랜지스터보다 더 높은 해상도를 얻을 수 있다.
Claims (6)
- 박막트랜지스터에 있어서, 좁은 면적에서 충분한 채널길이와 채널의 통로를 확보하기 위하여, 예정된 높이를 가지고, ㄷ형태의 양단부에는 소오스 및 드레인이 형성되는 채널형성용 실리콘 스페이서 패턴과, 실리콘 스페이서 내측의 요홈에는 실리콘 스페이서의 높이까지 채워지는 제2절연막 패턴과, 실리콘 스페이서 패턴과 제2절연막 패턴의 상부 및 측면에 걸쳐 형성되는 게이트 산화막과, 게이트 산화막 상부에 걸쳐서 형성되는 게이트전극으로 이루어지는 것을 특징으로 한느 박막트랜지스터.
- 제1항에 있어서, 상기 제2절연막 패턴은 실리콘 산화막으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 제1항에 있어서, 상기 실리콘 스페이서는 다결정 실리콘층 또는 비정질 실리콘층으로 형성되는 것을 특징으로 하는 박막트랜지스터.
- 박막트랜지스터 제조방법에 있어서, 제1절연막 상부면에 제1절연막과 식각선택비가 다른 제2절연막을 예정된 두께로 증착하고 마스트 패턴 공정으로 제2절여막의 일정부분을 식각하여 예정된 형태의 제2절연막 패턴을 형성하는 단계와, 제2절연막 패턴을 포함하는 전체구조 상부에 실리콘층을 증착한 다음, 블랜켓 식각공정으로 상기 실리콘층을 식각하여 제2절연막 패턴의 측벽을 따라 실리콘 스페이서를 형성하는 단계와, 마스크 패턴 공정으로 제2절연막 패턴의 예정된 측벽에 있는 실리콘 스페이서를 식각하여 실리콘 스페이서 패턴을 형성하는 단계와, 실리콘 스페이서 패턴 및 제2절연막 패턴의 상부 및 측면에 게이트 절연막 및 게이트전극용 실리콘층을 형성하고, 게이트전극 마스크 패턴 공정으로 예정된 부분의 게이트전극용 실리콘층과 게이트 절연막을 식각하여 게이트전극을 형성하는 단계와, 실리콘 스페이서 패턴의 양단부에는 소오스 및 드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 예정된 형태의 제2절연막 패턴은 4각 기둥형태로 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
- 제4항에 있어서, 상기 게이트전극을 형성하기 위한 마스크 패턴 공정에서, 하부의 실리콘 스페이서 패턴의 양측 단부의 예정된 부분이 노출되도록 하고 이 노출된 양측단부의 실리콘 스페이서 패턴에 예정된 타입의 불순물을 주입하여 소오스 및 드레인을 형성하는 것을 특징으로 하는 박막트랜지스터 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006929A KR950001163B1 (ko) | 1992-04-24 | 1992-04-24 | 박막트랜지스터 및 그 제조방법 |
| JP5097902A JPH0793441B2 (ja) | 1992-04-24 | 1993-04-23 | 薄膜トランジスタ及びその製造方法 |
| US08/492,891 US5563077A (en) | 1992-04-24 | 1995-06-20 | Method of fabricating a thin film transistor having vertical channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920006929A KR950001163B1 (ko) | 1992-04-24 | 1992-04-24 | 박막트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR930022597A KR930022597A (ko) | 1993-11-24 |
| KR950001163B1 true KR950001163B1 (ko) | 1995-02-11 |
Family
ID=19332243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920006929A KR950001163B1 (ko) | 1992-04-24 | 1992-04-24 | 박막트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950001163B1 (ko) |
-
1992
- 1992-04-24 KR KR1019920006929A patent/KR950001163B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR930022597A (ko) | 1993-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5563077A (en) | Method of fabricating a thin film transistor having vertical channel | |
| KR950007358B1 (ko) | 박막트랜지스터의 제조방법 | |
| US7687809B2 (en) | Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor | |
| KR100204071B1 (ko) | 박막트랜지스터-액정표시장치 및 제조방법 | |
| KR100205373B1 (ko) | 액정표시소자의 제조방법 | |
| US5658808A (en) | Method of fabricating polycrystalline silicon thin-film transistor having symmetrical lateral resistors | |
| KR0156178B1 (ko) | 액정표시 소자의 제조방법 | |
| KR950002202B1 (ko) | 적층 박막 트랜지스터 제조방법 | |
| US6562667B1 (en) | TFT for LCD device and fabrication method thereof | |
| KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| US5347146A (en) | Polysilicon thin film transistor of a liquid crystal display | |
| KR100552296B1 (ko) | 다결정규소박막트랜지스터기판의제조방법 | |
| WO2004040653A1 (en) | Thin film transistors and methods of manufacture thereof | |
| KR950001163B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR950001164B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR950005486B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR0186090B1 (ko) | 박막트랜지스터 제조방법 | |
| KR950005487B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100351869B1 (ko) | 회로내장티에프티-엘씨디제조방법 | |
| KR950011784B1 (ko) | 박막트랜지스터 및 그 제조 방법 | |
| KR19980020041A (ko) | 액정표시장치 및 그 제조방법 | |
| KR100751315B1 (ko) | 박막 트랜지스터, 박막 트랜지스터 제조 방법 및 이를구비한 평판 디스플레이 소자 | |
| KR0162147B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| KR100223754B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100300862B1 (ko) | 박막트랜지스터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 17 |
|
| LAPS | Lapse due to unpaid annual fee |