KR950005486B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

박막트랜지스터 및 그 제조방법

제1도는 본 발명에 의해 적층형태의 채널을 갖는 박막트랜지스터 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

1,2,4 : 실리콘 산화막 3 : 실리콘막

5 : 박막트랜지스터 채털 6A,6B : 박막트랜지스터 게이트 산화막

7A,7B : 박막트랜지스터 게이트전극 8A : 박막트랜지스터 소오스

8B : 박막트랜지스터 드레인

본 발명은 고집적 반도체의 박막트랜지스터(Thin Film Transistor:TFT) 및 그 제조방법에 관한 것으로, 특히 좁은 면적에서도 충분한 채널길이를 확보할 수 있도록 적층형태의 채널을 갖는 박막트랜지스터 및 그 제조방법에 관한 것이다.

박막트랜지스터는 현재 SRAM 및 LCD(Liquid Crystal Display) 등에 사용되고 있는데 일반적인 박막트랜지스터의 구조는 평판형 채널을 갖는다.

이 제조방법은 절연막 상부에 박막트랜지스터의 게이트전극을 형성한 후, 그 상부에 게이트 절연막을 형성하고, 게이트 절연막 상부에 실리콘층을 형성하여 이온주입 공정으로 박막트랜지스터의 채널, 소오스 및 드레인을 각각 형성하는 단계로 이루어진다.

그러나 평판형태의 채널을 갖는 박막트랜지스터는 셀이 차지하는 면적이 증대되어 차세대 고집적 SRAM에는 적용하기 어렵고, 고해상도를 요구하는 LCD 제조시 셀의 면적이 최소화되어야 하는데, 평판형태의 채널을 갖는 박막트랜지스터는 해상도가 떨어지는 문제점이 있다. 또한 셀의 크기를 최소화하기 위해 채널 길이를 최소화할 경우 박막트랜지스터가 오프(off)동작 상태일 때 누설전류가 증가되는 문제점이 발생한다.

따라서, 상기 문제점을 해결하기 위하여 안출된 본 발명은 박막트랜지스터가 차지하는 면적을 최소화하고, 채널길이를 증대시켜 박막트랜지스터 오프동작시에 누설전류를 최소화시키기 위한 적층형태의 채널을 갖는 박막트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 박막트랜지스터에 있어서, H자형 구조의 제1박막트랜지스터 게이트, 상기 H자형 제1박막트랜지스터 게이트상에 형성되어지는 제1박막트랜지스터 게이트 산화막, 상기 제1박막트랜지스터 게이트 산화막상에 형성되어지는 박막트랜지스터 채널, 상기 박막트랜지스터 채널상에 형성되어지는 제2박막트랜지스터 게이트, 상기 박막트랜지스터 채널에 이온주입하여 형성한 박막트랜지스터 소오스 및 박막트랜지스터 드레인으로 이루어지는 것을 특징으로 한다.

또한 본 발명은 제1실리콘 산화막 또는 절연막상에 형성되어지는 박막트랜지스터 제조방법에 있어서, 상기 제1실리콘 산화막 또는 절연막 상부에 제2실리콘 산화막을 증착하고 상기 제2실리콘 산화막 상부에 상기 제2실리콘 산화막(2)을 식각하여 예정ㅇ된 크기로 형성하거나, 실리콘막(3)을 습식식각한 후에 제3실리콘 산화막을 증착하는 제1단계, 상기 제1단계후에 상기 제2실리콘 산화막과 제3실리콘 산화막을 이용하여 H자형 산화막을 형성하는 제2단계, 상기 제2단계후에 상기 형성한 H자형 실리콘 산화막 전체 구조 상부에 박막트랜지스터이 채널을 소정의 크기로 증착한 후에 제2 및 제3실리콘 산화막을 습식식각으로 제거하는 제3단계, 상기 제3단계후에 상기 박막트랜지스터의 채털 양측면에 박막트랜지스터 게이트 산화막을 증착하고 상기 박막트랜지스터 게이트 산화막상에 박막트랜지스터 게이트전극을 형성하고 이온주입을 행하여 박막트랜지스터 소오스와 드레인을 형성하는 제4단계를 특징으로 한다.

이하, 첨부된 도면 제1도를 참조하여 본 발명을 상세히 설명하면, 제1도는 본 발명에 의해 적층형태의 채널을 갖는 박막트랜지스터 제조공정도로서, 도면에서 1,2,4는 실리콘 산화막, 3은 실리콘막, 5는 박막트랜지스터 채널, 6A,6B:박막트랜지스터 게이트 산화막, 7A,7B는 박막트랜지스터 게이트전극, 8A는 박막트랜지스터 소오스, 8B는 박막트랜지스터 드레인을 각각 나타낸다.

먼저, 본 발명에 의해 이루어지는 박막트랜지스터의 구조를 살펴보면, H자형 구조의 제1박막트랜지스터 게이트(7), 상기 H자형 박막트랜지스터 게이트(7A)상에 형성되어지는 제1박막트랜지스터 게이트 산화막(6A), 상기 제1박막트랜지스터 게이트 산화막(6A)상에 형성되어지는 박막트랜지스터 채널(5), 상기 박막트랜지스터 채널(5)상에 형성되어지는 제2박막트랜지스터 게이트(7B), 상기 박막트랜지스터 채널(5)에 이온주입하여 형성한 박막트랜지스터 소오스(8A) 및 박막트랜지스터 드레인(8B)으로 이루어진다.

그리고 상기 구조에 대한 제조방법을 제1도를 통하여 상세히 살펴보면 다음과 같다.

제1도(a)는 제1실리콘 산화막(1) 또는 절연막 상부에 습식식각 선택비가 다른 제2실리콘 산화막(2) 또는 절연막을 예정된 두께로 증착한 상태의 단면도이다.

제1도(b)는 상기 제2실리콘 산화막(2) 상부에 실리콘막(3)을 형성하고 마스크 패턴공정과 식각공정으로 상기 실리콘막(3)에 흠을 형성한 후 전체 구조 상부에 제3실리콘 산화막(4) 또는 절연막을 예정된 두께로 증착한 상태의 단면도이다.

제1도(c)는 상기 제2실리콘 산화막(2)과 제3실리콘 산화막(4)을 이용하여 H자형 산화막을 형성한 단면도로서, 마스크 패턴공정과 식각공정으로 상기 제3실리콘 산화막(4) 또는 절연막을 소정의 크기로 형성하고 실리콘막(3)을 습식식각한 후에 상기 제2실리콘 산화막(2)을 식각하여 예정된 크기로 형성하거나, 실리콘막(3)을 습식식각한 후에 제2 및 제3실리콘 산화막(2,4)를 소정의 크기로 형성한 상태의 단면도이다.

제1도(d)는 상기 형성한 실리콘 산화막(2,4) 전체 구조 상부에 박막트랜지스터 채널(5)인 다결정 실리콘을 소정의 크기로 증착한 후에 제2 및 제3실리콘 산화막(2,4)를 습식식각으로 제거한 상태의 단면도이다.

제1도(e)는 상기 박막트랜지스터의 채널(5) 양측면에 박막트랜지스터 게이트 산화막(6A,6B) 또는 절연막을 형성한 상태의 단면도이다.

제1도(f)는 상기 박막트랜지스터 게이트 산화막(6A,6B)상에 박막트랜지스터 게이트전극(7A,7B)인 다결정 실리콘 또는 실리사이드를 증착하여 마스크 패턴공정과 식각공정으로 일정크기의 박막트랜지스터 게이트전극을 형성하고 이온주입을 행하여 박막트랜지스터 소오스(8A)와 드레인(8B)을 형성한 상태의 단면도이다.

상기한 적층형태의 채널을 갖는 박막트랜지스터의 작용상태를 설명을 하면 다음과 같다.

즉, 게이트전극에 전원이 인가되면 적층형태의 실리콘층에 채널이 형성된다. 그로 인하여 소오스와 드레인간에 전류가 흐르게 디어 박막트랜지스터가 온(on)동작을 하게 되며, 게이트전극에 전원을 끊어주면 소오스와 드레인간에는 채널이 형성되지 않으므로 박막트랜지스터가 오프(off)동작을 하게 된다.

상기한 바와같이 본 발명에 의하면 좁은 면적에서도 충분한 채널길이를 갖는 박막트랜지스터를 제조할 수 있고, 따라서 박막트랜지스터 오프동작시 누설전류를 감소시킬 수 있으며 박막트랜지스터 채널의 양면에 게이트전극이 형성되므로 박막트랜지스터 온동작시 구동전류를 증가시킬 수 있다. 또한 차세대 고집적 SRAM 제조시 단위셀의 면적을 줄일 수 있고, 고해상도를 요구하는 LCD 제조시 박막트랜지스터가 차지하는 면적을 최소화할 수 있으므로 일반적인 평판형 박막트랜지스터보다 더 높은 해상도를 얻을 수 있다.

Claims (5)

1. 박막트랜지스터에 있어서, H자형 구조의 제1박막트랜지스터 게이트(7A), 상기 H자형 제1박막트랜지스터 게이트(7A)상에 형성되어지는 제1박막트랜지스터 게이트 산화막(6A), 상기 제1박막트랜지스터 게이트 산화막(6A)상에 형성되어지는 박막트랜지스터 채널(5), 상기 박막트랜지스터 채널(5)상에 형성되어지는 제2박막트랜지스터 게이트(7B), 상기 박막트랜지스터 채털(5)에 이온주입하여 형성한 박막트랜지스터 소오스(8a) 및 박막트랜지스터 드레인(8B)으로 이루어지는 것을 특징으로 하는 박막트랜지스터.
2. 제1실리콘 산화막(1) 또는 절연막상에 형성되어지는 박막트랜지스터 제조방법에 있어서, 상기 제1실리콘 산화막(1) 또는 절연막 상부에 제2실리콘 산화막(2)을 증착하고 상기 제2실리콘 산화막(2) 상부에 실리콘막(3)을 형성하여 마스크 패턴공정과 식각공정으로 상기 실리콘막(3)에 홈을 형성한 후 전체 구조 상부에 제3실리콘 산화막(4)을 증착하는 제1단계, 상기 제1단계후에 상기 제2실리콘 산화막(2)과 제3실리콘산화막(4)을 이용하여 H자형 산화막을 형성하는 제2단계, 상기 제2단계후에 상기 형성한 H자형 실리콘 산화막(2,4) 전체 구조 상부에 박막트랜지스터의 채널(5)을 소정의 크기로 증착한 후에 제2 및 제3실리콘 산화막(2,4)를 습식식각으로 제거하는 제3단계, 상기 제3단계후에 상기 박막트랜지스터의 채널(5) 양측면에 박막트랜지스터 게이트 사화막(6A,6B)을 증착하고 상기 박막트랜지스터 게이트 산화막(6A,6B)상에 박막트랜지스터 게이트전극(7A,7B)을 형성하고 이온주입을 행하여 박막트랜지스터 소오스(8A)와 드레인(8B)을 형성하는 제4단계를 구비하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.
3. 제2항에 있어서, 상기 제1단계의 제2실리콘 산화막(2)은 제1실리콘 산화막(2)와 습식식각 선택비가 다른 것을 특징으로 하는 박막트랜지스터 제조방법.
4. 제2항에 있어서, 상기 제2단계의 H자형 산화막 형성은 상기 제3실리콘 산화막(4)을 소정의 크기로 형성하고 실리콘막(3)을 습식식각한 후에 상기 제2실리콘 산화막(2)을 식각하여 이루어지는 것을 특징으로하는 박막트랜지스터 제조방법.
5. 제2항에 있어서, 상기 제2단계의 H자형 산화막 형성은 실리콘막(3)을 습식식각한 후에 제2 및 제3 실리콘 산화막(2,4)을 차례로 식각하여 이루어지는 것을 특징으로 하는 박막트랜지스터 제조방법.