JPH07202210A - 薄膜トランジスタ及び薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタ及び薄膜トランジスタの製造方法Info
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- JPH07202210A JPH07202210A JP33534493A JP33534493A JPH07202210A JP H07202210 A JPH07202210 A JP H07202210A JP 33534493 A JP33534493 A JP 33534493A JP 33534493 A JP33534493 A JP 33534493A JP H07202210 A JPH07202210 A JP H07202210A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】 ゲート電極を互いに幅の異なる２層構造と
し、上層の幅を下層の幅より小さくする。上記２層構造
のゲート電極を形成した後、該電極をマスクとしてソー
スまたはドレインとなる領域へイオン注入する。好まし
くは、ゲート電極を一旦パターニングした後、一方の層
の一部を陽極酸化して陽極酸化膜を形成し、該陽極酸化
膜のみ除去する事により2層の幅を変える 【効果】 被覆性等が向上するので信頼性の高いトラン
ジスタが得られ、かつ、簡単にＬＤＤ構造が得られるの
で安価なトランジスタを提供できる。イオン注入工程が
減り、コストを下げることができる。さらに、陽極酸化
を用いれば、精度良くＬＤＤ構造ができる。さらには、
低いイオン注入量である領域すなわちLightly Dopedの
領域の直上にゲート電極がある構造すなわちゲートオバ
ーラップ構造ともなり、信頼性の高いトランジスタが再
現性よくしかも容易に実現できる。
し、上層の幅を下層の幅より小さくする。上記２層構造
のゲート電極を形成した後、該電極をマスクとしてソー
スまたはドレインとなる領域へイオン注入する。好まし
くは、ゲート電極を一旦パターニングした後、一方の層
の一部を陽極酸化して陽極酸化膜を形成し、該陽極酸化
膜のみ除去する事により2層の幅を変える 【効果】 被覆性等が向上するので信頼性の高いトラン
ジスタが得られ、かつ、簡単にＬＤＤ構造が得られるの
で安価なトランジスタを提供できる。イオン注入工程が
減り、コストを下げることができる。さらに、陽極酸化
を用いれば、精度良くＬＤＤ構造ができる。さらには、
低いイオン注入量である領域すなわちLightly Dopedの
領域の直上にゲート電極がある構造すなわちゲートオバ
ーラップ構造ともなり、信頼性の高いトランジスタが再
現性よくしかも容易に実現できる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜トランジスタ及びそ
の製造方法に関するものである。
の製造方法に関するものである。
【０００２】
【従来技術】薄膜トランジスタは非晶質シリコンあるい
は多結晶シリコンをチャンネル層とするものが一般的で
ある。特に低温プロセス（一般に600℃以下）のみで製
作される多結晶薄膜トランジスタは、低価格化、大面積
化と同時に、電子あるいは正孔が大きな電界移動度をも
つため、液晶表示素子に用いた場合、画素用トランジス
タだけでなくドライバの一体化が達成できる特徴があ
り、各所で開発されている。しかし、多結晶薄膜トラン
ジスタはオフ電流（リーク電流）が大きくなり易く、画
素用トランジスタとして安易に使用できない状況であ
る。
は多結晶シリコンをチャンネル層とするものが一般的で
ある。特に低温プロセス（一般に600℃以下）のみで製
作される多結晶薄膜トランジスタは、低価格化、大面積
化と同時に、電子あるいは正孔が大きな電界移動度をも
つため、液晶表示素子に用いた場合、画素用トランジス
タだけでなくドライバの一体化が達成できる特徴があ
り、各所で開発されている。しかし、多結晶薄膜トラン
ジスタはオフ電流（リーク電流）が大きくなり易く、画
素用トランジスタとして安易に使用できない状況であ
る。
【０００３】ところで、オフ電流を抑え、高い信頼性を
得るための技術の１つにLDD(LightlyDoped Drain)構造
がよく知られている。この構造は、例えば、図３に示す
ように、基板１上に多結晶Ｓｉ層２を形成し、さらに絶
縁層３を形成し、ゲート電極４を形成し（図３
（１））、この状態で例えばn-となるようイオン注入
し、次いで、酸化シリコンのサイドウォール用絶縁膜７
を形成し（図３（２））、さらに、該絶縁膜７を異方性
エッチバックしてサイドウォール７−１を形成し、この
後にソース、ドレインとなるn+領域形成のためイオン注
入を行うことによって作製される。
得るための技術の１つにLDD(LightlyDoped Drain)構造
がよく知られている。この構造は、例えば、図３に示す
ように、基板１上に多結晶Ｓｉ層２を形成し、さらに絶
縁層３を形成し、ゲート電極４を形成し（図３
（１））、この状態で例えばn-となるようイオン注入
し、次いで、酸化シリコンのサイドウォール用絶縁膜７
を形成し（図３（２））、さらに、該絶縁膜７を異方性
エッチバックしてサイドウォール７−１を形成し、この
後にソース、ドレインとなるn+領域形成のためイオン注
入を行うことによって作製される。
【０００４】
【発明が解決しようとする課題】しかしながら、この方
法では、セルフアラインでオフセットが形成できる特徴
はあるが、サイドウオール用絶縁膜７の異方性エッチバ
ックの工程において、ゲート絶縁膜だけを精度良く残す
ことが困難である。特に、ゲート絶縁膜とサイドウォー
ル用絶縁膜は通常酸化シリコンが用いられるため、ドラ
イエッチングでは例え膜質を変えてもエッチングレート
はほとんど同じであり、極めて困難である。このため、
例えば、大面積の液晶表示装置に適用するのは実用的で
ない。また、イオン注入工程が2度必要となりコストの
上昇となる。 本発明は上記問題点を解決することのできる薄膜トラン
ジスタ及びその製造方法を提供することを目的とする。
法では、セルフアラインでオフセットが形成できる特徴
はあるが、サイドウオール用絶縁膜７の異方性エッチバ
ックの工程において、ゲート絶縁膜だけを精度良く残す
ことが困難である。特に、ゲート絶縁膜とサイドウォー
ル用絶縁膜は通常酸化シリコンが用いられるため、ドラ
イエッチングでは例え膜質を変えてもエッチングレート
はほとんど同じであり、極めて困難である。このため、
例えば、大面積の液晶表示装置に適用するのは実用的で
ない。また、イオン注入工程が2度必要となりコストの
上昇となる。 本発明は上記問題点を解決することのできる薄膜トラン
ジスタ及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のＬＤＤ構造薄膜
トランジスタは、ゲート電極が互いに幅の異なる２層構
造となり、上層の幅が下層の幅より小さいことを特徴と
する。 また、本発明の製造方法は、上記２層構造のゲート電極
を形成した後、該電極をマスクとしてソースまたはドレ
インとなる領域へイオン注入することを特徴とする。 上記２層構造のゲート電極は、フォトエッチング技術を
用い、一方の層に過剰なエッチングを行うことによりこ
の層の寸法をフォトレジストの寸法より小さくする事に
より作製するのが良い。 また、ゲート電極を一旦パターニングした後、一方の層
の一部を陽極酸化して陽極酸化膜を形成し、該陽極酸化
膜のみ除去する事により2層の幅を変えるのが良い。この
場合、中性電解液中で行うのが特に好ましい。
トランジスタは、ゲート電極が互いに幅の異なる２層構
造となり、上層の幅が下層の幅より小さいことを特徴と
する。 また、本発明の製造方法は、上記２層構造のゲート電極
を形成した後、該電極をマスクとしてソースまたはドレ
インとなる領域へイオン注入することを特徴とする。 上記２層構造のゲート電極は、フォトエッチング技術を
用い、一方の層に過剰なエッチングを行うことによりこ
の層の寸法をフォトレジストの寸法より小さくする事に
より作製するのが良い。 また、ゲート電極を一旦パターニングした後、一方の層
の一部を陽極酸化して陽極酸化膜を形成し、該陽極酸化
膜のみ除去する事により2層の幅を変えるのが良い。この
場合、中性電解液中で行うのが特に好ましい。
【０００６】
【作用】本発明の薄膜トランジスタによれば、ゲート電
極をマスクとしてイオン注入を行うことにより、ゲート
電極の厚さが異なることによる場所によるイオンの侵入
深さの違いを利用して一回の注入でＬＤＤ構造の形成が
可能となる。さらに、同じ厚さが一層で形成されている
のに比べ、幅の異なる２層で形成されているのでゲート
電極のエッジが急峻でなくなり、ゲート電極上に形成す
る層間絶縁膜、ソースバスラインの下地に対する被覆性
等が向上し、ソースバスラインすなわち配線の断線が防
止される。さらにゲートオーバーラップ構造をＬＤＤ構
造形成と同時作製することも可能である。
極をマスクとしてイオン注入を行うことにより、ゲート
電極の厚さが異なることによる場所によるイオンの侵入
深さの違いを利用して一回の注入でＬＤＤ構造の形成が
可能となる。さらに、同じ厚さが一層で形成されている
のに比べ、幅の異なる２層で形成されているのでゲート
電極のエッジが急峻でなくなり、ゲート電極上に形成す
る層間絶縁膜、ソースバスラインの下地に対する被覆性
等が向上し、ソースバスラインすなわち配線の断線が防
止される。さらにゲートオーバーラップ構造をＬＤＤ構
造形成と同時作製することも可能である。
【０００７】本発明の製造方法によれば、上記２層構造
の電極がマスクとなるので、イオン注入時の加速電圧、
イオン注入量を適宜選択すれば、イオン注入時には、ゲ
ート電極のない領域はn+(あるいはp+)、ゲート電極が1層
のみの領域はn-(あるいはp-)、ゲート電極が2層ともある
領域はイントゥリシック(イオン注入されていない状態)
の領域が同時に形成される。すなわち一度のイオン注入
で3種類の注入量がセルフアライン(位置合わせを伴うフ
ォト工程無しの工程)で出来る。 また、過剰なエッチングを行う方法は、2層のエッチン
グレイトを変える事いわゆる選択比を変えることは既知
の技術で容易に出来、オバーエッチングしない層をレジ
ストの寸法通り残すことができ、比較的容易に製造でき
る。 また、陽極酸化による方法は、制御性が良い。特に、中
性電解液を用いた陽極酸化方法を用いれば、印加電圧
(あるいは電流密度)と酸化時間を制御すれば、再現性、
制御性よく、大きさが変化する。
の電極がマスクとなるので、イオン注入時の加速電圧、
イオン注入量を適宜選択すれば、イオン注入時には、ゲ
ート電極のない領域はn+(あるいはp+)、ゲート電極が1層
のみの領域はn-(あるいはp-)、ゲート電極が2層ともある
領域はイントゥリシック(イオン注入されていない状態)
の領域が同時に形成される。すなわち一度のイオン注入
で3種類の注入量がセルフアライン(位置合わせを伴うフ
ォト工程無しの工程)で出来る。 また、過剰なエッチングを行う方法は、2層のエッチン
グレイトを変える事いわゆる選択比を変えることは既知
の技術で容易に出来、オバーエッチングしない層をレジ
ストの寸法通り残すことができ、比較的容易に製造でき
る。 また、陽極酸化による方法は、制御性が良い。特に、中
性電解液を用いた陽極酸化方法を用いれば、印加電圧
(あるいは電流密度)と酸化時間を制御すれば、再現性、
制御性よく、大きさが変化する。
【０００８】
実施例１ 以下、図１を参照にしながら第１の実施例を説明する。
まず、ガラス基板１上にシラン、あるいはジシランをシ
リコンソースとしたLPCVD(Low Pressure Chemical Vapo
ur Deposition)法により非晶質シリコンを500-2000Åの
ぞましくは１０００Åの厚さに形成し、６００℃中でSP
C(Solid Phase Crystalization）することにより、多結
晶シリコン膜２を得る。次いで、フォトリソ、エッチン
グ工程により、所定のパターンに多結晶シリコン膜２を
加工した後、ゲート絶縁膜３として酸化シリコンをスパ
ッタ法、PCVD(Plasma assisted Chemical Vapour Depos
ition)法あるいはAPCVD(Atmosphric Pressure Chemical
Vapour Deposition)法により形成する。さらに、ゲー
ト電極４となる第1層４−１としてチタンあるいは窒化
チタン、第2層４−２としてアルミニウム、アルミニウム
合金(たとえばアルミニウムにシリコン、銅、スカンジウ
ム、タンタル、チタン、ハフニウムの1種類あるいは2種類
以上を添加した合金)膜の２層をＤＣスパッタ法により、
第1層と第2層の合計膜厚として1000Å-20000Åの厚さに
形成する。このように、２層構造は異なる材料で形成す
るのが後のエッチングにとって好ましい。次いで、ポジ
フォトレジストを1000Å-100000Å望ましくは10000Åの
厚さに、スピン法あるいはロールコータ法により塗布、プ
リベークし、所定のフォトマスクにより露光、現像、ポス
トベークを行い、ウエットあるいはドライエッチングに
よりパターン５を形成する。この後、塩素を含むガスを
用いたRIE(Reactive Ion Etching)により、異方性の高
いエッチングでパターン５通りの加工を行う。（図１
（ａ）） このエッチングの後、第２層４−２のみをサイドエッチ
ングによりフォトレジストに対し後退させる。これはア
ルミニウム膜を用いる場合には、リン酸によりウエット
エッチングする。このサイドエッチングによる寸法制御
はエッチングレイトとエッチング時間だけに拠る。（図
１（ｂ）） この後、フォトレジストを剥離し、燐をイオン注入す
る。 一度のイオン注入により、ゲート電極４のない領域
はn+,ゲート電極４−１の１層のみある領域はn-、ゲ-ト
電極４ー２の直下の領域はドーピングされない所とな
る。 n+部には1015cm-2、n-部には1013cm-2オーダーの注
入を行うのが好ましい。 n+となる領域はゲ-ト絶縁膜３
のみが、n-となる領域はゲート絶縁膜３とゲート電極４
−１の1層が、チャンネルとなる領域はゲート電極(第2層
４−２)がイオン注入マスクとなる。イオン注入の加速電
圧、第1層のゲート電極の厚さおよびゲート絶縁膜の厚さ
は適時選択する必要があり、例えば90kVの注入エネルギ
ーの場合第1層のゲート電極の厚さを200ないし2000Å、
ゲート絶縁膜は1000Åとする。 チャンネル層となるゲー
ト電極の直下にイオンが注入されないように2層構造が
残っているゲート電極の厚さは例えば3000ないし10000
Åとする。なお、イオン注入前にゲート電極がない領域の
ゲート絶縁膜を一部、あるいはすべて除去すれば、n+とな
る領域はほとんど半導体がむきだし、n-となる領域はゲ
ート絶縁膜とゲート電極の1層が、チャンネルとなる領域
はゲート絶縁膜とゲート電極(2層)がイオン注入マスク
となる。したがってイオン注入の加速電圧をたとえば、10
kVのように下げることができる。（図１（ｃ）） この後、層間絶縁膜８形成、コンタクトホール形成、ソー
スあるいはドレインとの配線９を形成する。（図１
（ｄ））本薄膜トランジスタでは、ゲート電極のエッジ
は第１層の下層膜がテラス状になっているため急峻でな
く、層間絶縁膜８、さらにはこの上にソースまたはドレ
イン配線膜が形成された場合もゲ-ト電極に対する被覆
性が改善され、配線の断線等の不良防止となる。 実施例２ 以下図２を参照しながら第２の実施例を説明する。ガラ
ス基板１上に多結晶シリコン膜２を形成し、ゲート絶縁
膜３を形成しするのは実施例１と同じである。ゲート電
極４となる第1層４−１として窒化チタン、第2層４−２
としてアルミニウムまたはアルミニウム合金(たとえば
アルミニウムにシリコン、銅、スカンジウム、タンタル、チ
タン、ハフニウムの1種類あるいは2種類以上を添加した
合金)を用い、それぞれＤＣスパッタ法により1000Å-20
000Åの厚さに形成する。ポジフォトレジストを1000Å-
100000Å望ましくは10000Åの厚さに、スピン法あるいは
ロールコータ法により塗布、プリベークし、所定のフォト
マスクにより露光、現像、ポストベークを行い、ウエット
あるいはドライエッチングによりパターン５を形成す
る。 次いで、パターン５通りにゲート電極４の加工を行
う。（図２（ａ）） 次に第２層４−２のみを陽極酸化法により一部分酸化さ
せる。アルミニウムの場合、この方法は酒石酸アンモニ
ウムの電解液に基板と対向電極を浸し、基板上のゲート
電極と対抗電極の間に電圧を印加することにより行い、
電圧に依存した陽極酸化膜６が再現性よく形成出来る。
別の方法としては、硫酸もしくはシュウ酸を電解液とし
てもちいる。電極間に3ないし20Vの電圧を加え、電圧印
加時間により酸化膜厚を制御する。ここでは第1層の窒化
チタンは陽極酸化されない。すなわちゲート電極の第1層
と第2層は陽極酸化されない膜と陽極酸化される膜の組
み合わである必要がある。（図２（ｂ）） このように陽極酸化工程を経た後、陽極酸化膜６のみ除
去する。 尚、陽極酸化膜６はあらかじめ1000ないし2000
0Å形成しておくがすべて除去する必要はない。例えば10
0Å程度残っていても問題はない。（図２（ｃ）） この後、イオン注入技術により、例えば燐をドーピングす
る。 ゲート電極のない領域はn+,第1層のゲート電極のみ
ある領域はn-、ゲ-ト電極(第1層第2層ともにある領域)の
直下の領域はドーピングされない所となる。ただし、n-と
するためのイオン注入マスクとなる１層のゲート電極の
厚さおよびゲート絶縁膜の厚さは適時選択する必要があ
る。例えば90kVの注入エネルギーの場合１層のゲート電
極の厚さを200ないし2000Å、ゲート絶縁膜は1000Åとす
る。 チャンネル層となるゲート電極の直下にイオンが注
入されないように2層構造が残っているゲート電極の厚
さは例えば3000ないし10000Åとする。この工程は実施例
１と同じであり、この後の素子化工程も実施例１と同じ
である。
まず、ガラス基板１上にシラン、あるいはジシランをシ
リコンソースとしたLPCVD(Low Pressure Chemical Vapo
ur Deposition)法により非晶質シリコンを500-2000Åの
ぞましくは１０００Åの厚さに形成し、６００℃中でSP
C(Solid Phase Crystalization）することにより、多結
晶シリコン膜２を得る。次いで、フォトリソ、エッチン
グ工程により、所定のパターンに多結晶シリコン膜２を
加工した後、ゲート絶縁膜３として酸化シリコンをスパ
ッタ法、PCVD(Plasma assisted Chemical Vapour Depos
ition)法あるいはAPCVD(Atmosphric Pressure Chemical
Vapour Deposition)法により形成する。さらに、ゲー
ト電極４となる第1層４−１としてチタンあるいは窒化
チタン、第2層４−２としてアルミニウム、アルミニウム
合金(たとえばアルミニウムにシリコン、銅、スカンジウ
ム、タンタル、チタン、ハフニウムの1種類あるいは2種類
以上を添加した合金)膜の２層をＤＣスパッタ法により、
第1層と第2層の合計膜厚として1000Å-20000Åの厚さに
形成する。このように、２層構造は異なる材料で形成す
るのが後のエッチングにとって好ましい。次いで、ポジ
フォトレジストを1000Å-100000Å望ましくは10000Åの
厚さに、スピン法あるいはロールコータ法により塗布、プ
リベークし、所定のフォトマスクにより露光、現像、ポス
トベークを行い、ウエットあるいはドライエッチングに
よりパターン５を形成する。この後、塩素を含むガスを
用いたRIE(Reactive Ion Etching)により、異方性の高
いエッチングでパターン５通りの加工を行う。（図１
（ａ）） このエッチングの後、第２層４−２のみをサイドエッチ
ングによりフォトレジストに対し後退させる。これはア
ルミニウム膜を用いる場合には、リン酸によりウエット
エッチングする。このサイドエッチングによる寸法制御
はエッチングレイトとエッチング時間だけに拠る。（図
１（ｂ）） この後、フォトレジストを剥離し、燐をイオン注入す
る。 一度のイオン注入により、ゲート電極４のない領域
はn+,ゲート電極４−１の１層のみある領域はn-、ゲ-ト
電極４ー２の直下の領域はドーピングされない所とな
る。 n+部には1015cm-2、n-部には1013cm-2オーダーの注
入を行うのが好ましい。 n+となる領域はゲ-ト絶縁膜３
のみが、n-となる領域はゲート絶縁膜３とゲート電極４
−１の1層が、チャンネルとなる領域はゲート電極(第2層
４−２)がイオン注入マスクとなる。イオン注入の加速電
圧、第1層のゲート電極の厚さおよびゲート絶縁膜の厚さ
は適時選択する必要があり、例えば90kVの注入エネルギ
ーの場合第1層のゲート電極の厚さを200ないし2000Å、
ゲート絶縁膜は1000Åとする。 チャンネル層となるゲー
ト電極の直下にイオンが注入されないように2層構造が
残っているゲート電極の厚さは例えば3000ないし10000
Åとする。なお、イオン注入前にゲート電極がない領域の
ゲート絶縁膜を一部、あるいはすべて除去すれば、n+とな
る領域はほとんど半導体がむきだし、n-となる領域はゲ
ート絶縁膜とゲート電極の1層が、チャンネルとなる領域
はゲート絶縁膜とゲート電極(2層)がイオン注入マスク
となる。したがってイオン注入の加速電圧をたとえば、10
kVのように下げることができる。（図１（ｃ）） この後、層間絶縁膜８形成、コンタクトホール形成、ソー
スあるいはドレインとの配線９を形成する。（図１
（ｄ））本薄膜トランジスタでは、ゲート電極のエッジ
は第１層の下層膜がテラス状になっているため急峻でな
く、層間絶縁膜８、さらにはこの上にソースまたはドレ
イン配線膜が形成された場合もゲ-ト電極に対する被覆
性が改善され、配線の断線等の不良防止となる。 実施例２ 以下図２を参照しながら第２の実施例を説明する。ガラ
ス基板１上に多結晶シリコン膜２を形成し、ゲート絶縁
膜３を形成しするのは実施例１と同じである。ゲート電
極４となる第1層４−１として窒化チタン、第2層４−２
としてアルミニウムまたはアルミニウム合金(たとえば
アルミニウムにシリコン、銅、スカンジウム、タンタル、チ
タン、ハフニウムの1種類あるいは2種類以上を添加した
合金)を用い、それぞれＤＣスパッタ法により1000Å-20
000Åの厚さに形成する。ポジフォトレジストを1000Å-
100000Å望ましくは10000Åの厚さに、スピン法あるいは
ロールコータ法により塗布、プリベークし、所定のフォト
マスクにより露光、現像、ポストベークを行い、ウエット
あるいはドライエッチングによりパターン５を形成す
る。 次いで、パターン５通りにゲート電極４の加工を行
う。（図２（ａ）） 次に第２層４−２のみを陽極酸化法により一部分酸化さ
せる。アルミニウムの場合、この方法は酒石酸アンモニ
ウムの電解液に基板と対向電極を浸し、基板上のゲート
電極と対抗電極の間に電圧を印加することにより行い、
電圧に依存した陽極酸化膜６が再現性よく形成出来る。
別の方法としては、硫酸もしくはシュウ酸を電解液とし
てもちいる。電極間に3ないし20Vの電圧を加え、電圧印
加時間により酸化膜厚を制御する。ここでは第1層の窒化
チタンは陽極酸化されない。すなわちゲート電極の第1層
と第2層は陽極酸化されない膜と陽極酸化される膜の組
み合わである必要がある。（図２（ｂ）） このように陽極酸化工程を経た後、陽極酸化膜６のみ除
去する。 尚、陽極酸化膜６はあらかじめ1000ないし2000
0Å形成しておくがすべて除去する必要はない。例えば10
0Å程度残っていても問題はない。（図２（ｃ）） この後、イオン注入技術により、例えば燐をドーピングす
る。 ゲート電極のない領域はn+,第1層のゲート電極のみ
ある領域はn-、ゲ-ト電極(第1層第2層ともにある領域)の
直下の領域はドーピングされない所となる。ただし、n-と
するためのイオン注入マスクとなる１層のゲート電極の
厚さおよびゲート絶縁膜の厚さは適時選択する必要があ
る。例えば90kVの注入エネルギーの場合１層のゲート電
極の厚さを200ないし2000Å、ゲート絶縁膜は1000Åとす
る。 チャンネル層となるゲート電極の直下にイオンが注
入されないように2層構造が残っているゲート電極の厚
さは例えば3000ないし10000Åとする。この工程は実施例
１と同じであり、この後の素子化工程も実施例１と同じ
である。
【０００９】ところで、上記ゲート電極材料として、配
線抵抗を下げることの可能な(ゲートバスラインを含む)
電気比抵抗の低いアルミニウムあるいはアルミニウム合
金を含むメタル層を用いる事は有用である。しかし、上
記イオン注入後は、一般に例えば600℃での熱処理工程
からなる活性化が必要である。イオン注入によりドーピ
ングしても一般には不純物は活性化しない。すなわち低
抵抗化しない。そのため例えば600℃での熱処理を行う。
この際、耐熱性の良いポリシリコンなどをゲート電極と
している場合は全く問題とならないが、上記アルミニウ
ム等を用いた場合、高温での熱処理では熔融してしまう。
一方、熔融しない温度での熱処理では活性化が十分出来
ない。そこで、以下に述べるイオン注入方法では活性化
工程が不要でありアルミニウム等を用いた場合好まし
い。
線抵抗を下げることの可能な(ゲートバスラインを含む)
電気比抵抗の低いアルミニウムあるいはアルミニウム合
金を含むメタル層を用いる事は有用である。しかし、上
記イオン注入後は、一般に例えば600℃での熱処理工程
からなる活性化が必要である。イオン注入によりドーピ
ングしても一般には不純物は活性化しない。すなわち低
抵抗化しない。そのため例えば600℃での熱処理を行う。
この際、耐熱性の良いポリシリコンなどをゲート電極と
している場合は全く問題とならないが、上記アルミニウ
ム等を用いた場合、高温での熱処理では熔融してしまう。
一方、熔融しない温度での熱処理では活性化が十分出来
ない。そこで、以下に述べるイオン注入方法では活性化
工程が不要でありアルミニウム等を用いた場合好まし
い。
【００１０】これはフォスフィン(PH3)、ジボラン(B2H6)
などのガス放電により生成した燐あるいはボロンを含む
イオンを所定の電圧で加速し基板に注入する方法であ
り、同時に水素を注入する（特許出願番号平成４-３０
７３５０に記載されている。）。 この方法は、質量分離を行わないため、大面積に均一に
注入できる利点がり、注入後の活性化を必要としない。 尚、2層構造のゲート電極に限って説明したが3層以上の
構造も同様な思想、手法の基に行えば本発明と同じであ
る。 また多結晶シリコンを半導体とした実施例を示した
が、単結晶シリコン、カドニウムセレナイド、シリコンゲ
ルマニウム合金など単結晶、多結晶、非晶質と構造、ある
いは材料を問わない。
などのガス放電により生成した燐あるいはボロンを含む
イオンを所定の電圧で加速し基板に注入する方法であ
り、同時に水素を注入する（特許出願番号平成４-３０
７３５０に記載されている。）。 この方法は、質量分離を行わないため、大面積に均一に
注入できる利点がり、注入後の活性化を必要としない。 尚、2層構造のゲート電極に限って説明したが3層以上の
構造も同様な思想、手法の基に行えば本発明と同じであ
る。 また多結晶シリコンを半導体とした実施例を示した
が、単結晶シリコン、カドニウムセレナイド、シリコンゲ
ルマニウム合金など単結晶、多結晶、非晶質と構造、ある
いは材料を問わない。
【００１１】
【発明の効果】本発明の薄膜トランジスタによれば、被
覆性等が向上するので信頼性の高いトランジスタが得ら
れ、かつ、簡単にＬＤＤ構造が得られるので安価なトラ
ンジスタを提供できる。また、本発明の製造方法によれ
ば、イオン注入工程が減り、コストを下げることができ
る。さらに、陽極酸化を用いれば、精度良くＬＤＤ構造
ができる。さらには、低いイオン注入量である領域すな
わちLightly Dopedの領域の直上にゲート電極がある構
造すなわちゲートオバーラップ構造ともなり、信頼性の
高いトランジスタが再現性よくしかも容易に実現でき
る。
覆性等が向上するので信頼性の高いトランジスタが得ら
れ、かつ、簡単にＬＤＤ構造が得られるので安価なトラ
ンジスタを提供できる。また、本発明の製造方法によれ
ば、イオン注入工程が減り、コストを下げることができ
る。さらに、陽極酸化を用いれば、精度良くＬＤＤ構造
ができる。さらには、低いイオン注入量である領域すな
わちLightly Dopedの領域の直上にゲート電極がある構
造すなわちゲートオバーラップ構造ともなり、信頼性の
高いトランジスタが再現性よくしかも容易に実現でき
る。
【図１】本発明実施例１の製造工程を示す図である。
【図２】本発明実施例２の製造工程を示す図である。
【図３】従来技術による薄膜トランジスタの製造工程を
示す図である。
示す図である。
３ ゲート絶縁膜 ４ ゲート電極 ４-1 第１層 ４-2 第２層 ６ 陽極酸化膜 ８ 層間絶縁膜 ９ 配線
Claims (3)
- 【請求項１】ゲート電極が互いに幅の異なる２層構造と
なり、上層の幅が下層の幅より小さくなっていることを
特徴とするＬＤＤ構造の薄膜トランジスタ。 - 【請求項２】互いに幅の異なる２層構造を有し、上層の
幅が下層の幅より小さいゲート電極を形成し、この後、
該ゲート電極をマスクとしてソースまたはドレインとな
る領域へイオンを注入する事を特徴とするＬＤＤ構造の
薄膜トランジスタの製造方法。 - 【請求項３】２層構造のゲート電極を形成し、次いで、
該電極のうちの上層のみを陽極酸化し、この後該陽極酸
化膜のみ除去する事を特徴とする請求項２記載の薄膜ト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335344A JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05335344A JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202210A true JPH07202210A (ja) | 1995-08-04 |
| JP3086579B2 JP3086579B2 (ja) | 2000-09-11 |
Family
ID=18287476
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05335344A Expired - Fee Related JP3086579B2 (ja) | 1993-12-28 | 1993-12-28 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086579B2 (ja) |
Cited By (20)
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| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| WO2000054339A1 (fr) * | 1999-03-10 | 2000-09-14 | Matsushita Electric Industrial Co., Ltd. | Transistors a couches minces, flan, et procedes de production de ceux-ci |
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| JP2002057162A (ja) * | 2000-04-17 | 2002-02-22 | Semiconductor Energy Lab Co Ltd | 発光装置およびその作製方法 |
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-
1993
- 1993-12-28 JP JP05335344A patent/JP3086579B2/ja not_active Expired - Fee Related
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