JPH06291145A - 多結晶シリコン薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ｐ−ＳｉＴＦＴの多結晶シリコン層のソース
領域・ドレイン領域とソース電極・ドレイン電極との十
分な電気的コンタクトを実現して動作特性の良好なｐ−
ＳｉＴＦＴを実現する。 【構成】 コンタクトホール１５を穿設する際にオーバ
ーエッチングによって削り取られた多結晶シリコン層３
の部分に対して多結晶シリコン１９を充填する。あるい
は前記のコンタクトホール１５を穿設する際に多結晶シ
リコン層３の表層部にまではエッチングが進行すること
のないように多結晶シリコン層３のドレイン領域９およ
びソース領域１１上に予めエッチングストッパ２７を形
成しておく。これによりコンタクトホール１５穿設の際
のオーバーエッチングの許容範囲を大きく取ることがで
き、エッチングを簡易に行なうことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多結晶シリコン薄膜トラ
ンジスタの製造方法に関する。

【０００２】

【従来の技術】多結晶シリコン薄膜トランジスタ（以
下、ｐ−ＳｉＴＦＴと略称）は、例えば石英基板のよう
な絶縁基板上に形成可能であることや、大面積に亙って
均一な特性に形成することが可能であることなどの特長
から、例えば液晶表示装置の駆動素子として用いられて
いる。その中でも特にプロジェクションＴＶやビデオカ
メラのビューファインダなどに好適に用いられている。

【０００３】そのｐ−ＳｉＴＦＴの製造方法としては、
例えばコプラナ型の場合では、次に示すような工程に従
って製造される。すなわち、基板上に多結晶シリコン層
を成膜した後、これをいわゆる島切りにして島状のパタ
ーンに形成する。そしてゲート絶縁膜を被着させた後、
金属膜を成膜しこれをパターニングしてゲート電極を形
成する。その後セルフアライン法によりゲート電極をマ
スクとして用いてイオン注入してソース領域・ドレイン
領域を形成する。そして層間絶縁膜を形成しコンタクト
ホールを穿設して、このコンタクトホールを通って層間
絶縁膜の下に被覆されたソース領域・ドレイン領域に接
続する金属電極を形成する。このような工程に従ってｐ
−ＳｉＴＦＴが製作される。あるいは上記に加えて、ｐ
−ＳｉＴＦＴの動作特性を向上させるために、ＬＤＤ構
造や活性層に対する水素化（水素による活性層の結晶内
のダングリングボンドのターミネート）等を行なうこと
もある。

【０００４】上述の層間絶縁膜としては一般にＳｉＯ_x
（シリコン酸化膜）が用いられており、そのコンタクト
ホールの穿設方法としては例えば弗化水素酸をエッチャ
ントとして用いたウェットエッチングや、ＲＩＥ（反応
性イオンエッチング）装置やＣＤＥ（ケミカルドライエ
ッチング）装置を用いたエッチングガスによるドライエ
ッチングなどの方法がある。

【０００５】ウェットエッチングはエッチング時やレジ
スト工程で用いられる薬品が残留するなどして腐食によ
る素子不良が発生しやすいという問題がある。またＴＦ
Ｔサイズの小型化が進むにつれてさらに小径の高精度な
コンタクトホールを穿設しなければならなくなるが、一
般にウェットエッチングは等方性エッチングであるため
テーパ角の制御が困難であり、小径のコンタクトホール
を高精度に穿設することが困難である。そこで従来から
主にドライエッチングが用いられてきた。

【０００６】

【発明が解決しようとする課題】しかしながら、上述の
ＲＩＥ装置でエッチングガスとして例えばＣＦ₃ Ｈ＋Ｏ
₂ を用いてＲＩＥ（反応性イオンエッチング）を行なう
場合、層間絶縁膜であるＳｉＯ_x 膜と活性層のｐ−Ｓｉ
膜との選択比が小さいために、これらが積層された部分
にコンタクトホールを穿設して下層の活性層のｐ−Ｓｉ
膜の表面を露出させる際に、そのコンタクトホールのエ
ッチング深さの制御が困難であるという問題がある。す
なわち、ｐ−ＳｉＴＦＴにおいては一般に活性層を形成
する多結晶シリコン層の膜厚が1000〜2000オングストロ
ーム程度であるのに対して層間絶縁膜であるＳｉＯ_x 膜
の膜厚が5000〜 10000オングストローム程度であり、十
分な電気的接続を実現するコンタクトホールを得るため
には、厚い層間絶縁膜であるＳｉＯ_x膜のエッチング深
さの制御をその下の多結晶シリコン層表層にまで到達す
るようにオーバーエッチングすることで対応しなければ
ならないが、多結晶シリコン層は膜厚が薄いのでそのソ
ース領域・ドレイン領域が削り取られることになり、最
悪の場合にはその部分の多結晶シリコン層を全部（全厚
さに亙って）削り取ってしまう。このため、コンタクト
ホールを通って多結晶シリコン層に接続するソース電極
・ドレイン電極を形成した際に、これらの電極と活性層
との電気的コンタクトが不十分なものになってしまい、
その結果ＴＦＴの動作特性が低劣なものとなるという問
題がある。

【０００７】本発明はこのような問題を解決するために
成されたもので、その目的は、活性層を形成する多結晶
シリコン層のソース領域・ドレイン領域とソース電極・
ドレイン電極との十分な電気的コンタクトを実現して動
作特性の良好なｐ−ＳｉＴＦＴを実現する製造方法を提
供することにある。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に本発明の多結晶シリコン薄膜トランジスタの製造方法
は、絶縁性基板上に多結晶シリコン層を形成する工程
と、前記多結晶シリコン層上にゲート絶縁層を形成する
工程と、前記ゲート絶縁層上にゲート電極を形成する工
程と、前記ゲート絶縁層および前記ゲート電極を被覆す
る層間絶縁層を形成する工程と、前記層間絶縁層にその
表面から少なくとも前記多結晶シリコン層のドレイン領
域およびソース領域に到達する異方性エッチングを施し
てコンタクトホールを穿設する工程と、前記コンタクト
ホールを穿設する際にエッチング除去された前記多結晶
シリコン層の部分に非晶質シリコンを堆積し該非晶質シ
リコンを多結晶化させることにより、前記エッチング除
去された部分に多結晶シリコンを充填することを特徴と
している。

【０００９】あるいは、絶縁性基板上に多結晶シリコン
層を形成する工程と、前記多結晶シリコン層上にゲート
絶縁層を形成する工程と、前記ゲート絶縁層上に多結晶
シリコンを材料として用いたゲート電極を形成するとと
もに、該ゲート電極と同層に同じ材料を用いて該ゲート
電極の両脇のドレイン領域およびソース領域となる部分
を被覆するエッチングストッパを形成する工程と、前記
ゲート電極および前記エッチングストッパおよび前記ゲ
ート絶縁層を被覆する層間絶縁層を形成する工程と、異
方性エッチングにより前記層間絶縁層にエッチングを施
して該層間絶縁層の表面から前記エッチングストッパに
到達する第１の深さにコンタクトホールを穿設する工程
と、前記コンタクトホールを通して露出した前記エッチ
ングストッパを除去して、前記コンタクトホールの深さ
を前記ゲート絶縁層に到達する第２の深さに穿設する工
程と、前記コンタクトホールを通して前記多結晶シリコ
ン層に前記ゲート絶縁層を介して不純物イオンを注入し
ドレイン領域およびソース領域を形成する工程と、前記
ドレイン領域および前記ソース領域に対応する前記ゲー
ト絶縁層を部分的に除去して前記多結晶シリコン層の表
面に到達する第３の深さに前記コンタクトホールを穿設
し該コンタクトホールを通して前記ドレイン領域および
前記ソース領域を露出させる工程と、前記コンタクトホ
ールを通して露出した前記ドレイン領域および前記ソー
ス領域に接続するドレイン電極およびソース電極を形成
する工程とを具備することを特徴としている。

【００１０】なお、前記の異方性エッチングとしては、
例えばエッジ特性の良好なエッチングを行なうことが可
能なドライエッチング法を用いることができる。

【００１１】また、前記の第１項に記載したコンタクト
ホールのエッチング深さとしては、多結晶シリコン層上
面すなわち層間絶縁層に接する多結晶シリコン層の表層
部分までの深さとしてもよく、あるいはさらに深く多結
晶シリコン層のほぼ全層にわたる深さまでエッチングし
てもよい。

【００１２】また、前記の非晶質シリコンは、コンタク
トホール部分および層間絶縁層の上を被覆するように基
板ほぼ全面に堆積させた後にコンタクトホール部分を残
してその他の不要な部分をエッチングなどにより除去し
てもよく、あるいはコンタクトホール部分だけに選択的
に形成しこれを多結晶化してもよい。

【００１３】

【作用】本発明によれば、層間絶縁層にコンタクトホー
ルを穿設する際にオーバーエッチングによって除去され
た多結晶シリコン層の部分の上あるいはそれを含んで基
板ほぼ全体の上に非晶質シリコンを堆積し、この非晶質
シリコンを、コンタクトホール近傍のドレイン領域およ
びソース領域の多結晶シリコン層を種結晶として用いて
多結晶化する。このようにすることで、コンタクトホー
ルを穿設する際にオーバーエッチングによって削り取ら
れた多結晶シリコン層の一部分に対して多結晶シリコン
を充填することができる。そして必要に応じてその充填
した多結晶シリコンの表面に接続する引出し電極を形成
するなどして、ＴＦＴ素子を完成する。このようにして
多結晶シリコン層のドレイン領域およびソース領域とそ
の引出し電極としてのドレイン電極およびソース電極と
をそれぞれ確実に電気的に接続することができる。

【００１４】あるいは、前記のコンタクトホールを穿設
する際に多結晶シリコン層の表層部にまでエッチングが
進行することのないように、コンタクトホールを穿設す
る部分に対応する多結晶シリコン層のドレイン領域およ
びソース領域上にあらかじめエッチングストッパを形成
しておく。そして前記の層間絶縁層の表面からエッチン
グストッパに向けてコンタクトホールをエッチングで掘
り進めて行く。このとき、エッチングストッパの膜厚を
予め十分に厚い膜厚に設定しておくことにより、たとえ
エッチングストッパと層間絶縁層とのエッチングの選択
比（エッチングレート）がさほど変わらなくとも、その
エッチングストッパの厚み方向の途中までにエッチング
を止める制御を簡易に行なうことができる。即ち多結晶
シリコン層の表層部にエッチングが到達するまでの距離
をエッチングストッパの厚い膜厚によって十分に大きく
取ることができるので、エッチング深さの誤差（オーバ
ーエッチング）の許容範囲をそれに見合って大きく取る
ことができるからである。

【００１５】そして多結晶シリコンからなるエッチング
ストッパを例えばＣＤＥによりエッチングして前記のコ
ンタクトホールを前記の第２の深さまで掘り進めて行き
ゲート絶縁層に到達させる。このとき、一般にゲート絶
縁層に用いられている材料であるシリコン酸化膜などと
多結晶シリコンからなるエッチングストッパとのエッチ
ング選択比が大きいので、エッチングストッパを選択的
にエッチングしてゲート絶縁層の表面がちょうど露出す
るまでの深さに前記のコンタクトホールをエッチングし
て堀り下げることができる。そしてさらにコンタクトホ
ールを通して露出しているゲート絶縁層をエッチング除
去する。このとき、ゲート絶縁層の膜厚は一般的に多結
晶シリコン層よりも薄いので、そのエッチングの制御が
簡易に行なうことができる。

【００１６】

【実施例】以下、本発明に係る多結晶シリコン薄膜トラ
ンジスタの製造方法の実施例を図面に基づいて詳細に説
明する。

【００１７】（実施例１）図１乃至図２は本発明に係る
第１の実施例の多結晶シリコン薄膜トランジスタの製造
方法を示す図である。この第１の実施例はｎチャネルＭ
ＯＳＦＥＴに本発明を適用したもので、層間絶縁層にコ
ンタクトホールを穿設する際に多結晶シリコン層がオー
バーエッチングされて削り取られた部分に多結晶シリコ
ンを充填することをその主要部とする技術である。図１
に示すように、まずＬＰ−ＣＶＤ装置を用いて絶縁性基
板１上に多結晶シリコン層３を成膜温度 620℃で約1000
オングストローム成膜する（ａ）。

【００１８】続いて、その多結晶シリコン層３を島状に
パターニングした後、その表層に酸化炉で熱酸化を行な
って約 700オングストロームのシリコン酸化膜を形成し
これをゲート絶縁層５とする。このとき多結晶シリコン
層３の厚さは約 650オングストローム程度に減少してい
る（ｂ）。

【００１９】続いて、そのゲート絶縁層５上にＬＰ−Ｃ
ＶＤ装置を用いて多結晶シリコン膜を 650℃で4000オン
グストローム成膜しこれをパターニングしてゲート電極
７を形成する。そしてイオン注入装置を用いて、加速電
圧55ｋｅＶ、ドーズ量 1×10¹⁶個／ｃｍ² の条件でＰ
（燐）イオンを多結晶シリコン層３に注入してドレイン
領域９およびソース領域１１を形成するとともに、ゲー
ト電極７の多結晶シリコン膜を低抵抗化する（ｃ）。

【００２０】続いて、ＬＰ−ＣＶＤ装置を用いてシリコ
ン酸化膜を 830℃で約5000オングストローム成膜し層間
絶縁層１３を形成する（ｄ）。

【００２１】そしてドライエッチング装置を用いて、層
間絶縁層１３にコンタクトホール１５を穿設する。この
ときのエッチング深さは層間絶縁層１３の下の多結晶シ
リコン層３の表面がちょうど露出する程度の深さに制御
することが理論上は最も望ましいが、実際にはそのよう
なエッチング深さの高精度な制御を行なうことは容易で
はない。このため実際には多結晶シリコン層３の少なく
とも表層部もオーバーエッチングされる。このオーバー
エッチングの深さは、場合によっては多結晶シリコン層
３の膜厚の半分以上に達することもある。あるいは甚だ
しくは多結晶シリコン層３ほぼ全層にわたってオーバー
エッチングが進む場合もありうる。本発明に係る製造方
法はそのようないずれの場合にも適用することができ
る。この第１の実施例においては、多結晶シリコン層３
の膜厚の半分以上にまでオーバーエッチングの深さが達
した場合を例示している（ｅ）。

【００２２】続いて、ＬＰ−ＣＶＤ装置を用いて、コン
タクトホール１５を穿設するエッチング工程でオーバー
エッチングされて削り取られた多結晶シリコン層３の欠
損部分を含む基板上ほぼ全面に非晶質シリコン（ａ−Ｓ
ｉ）１７を 500℃の成膜温度で3000オングストローム成
膜する（ｆ）。

【００２３】そしてアニール炉中で 600℃・25時間の熱
処理を行ない、コンタクトホール１５を穿設するエッチ
ング工程で削り取られないままに残されている多結晶シ
リコン層３の一部分を種結晶として用いて前記の非晶質
シリコン１７を多結晶化して多結晶シリコン１９にす
る。こうして、多結晶シリコン層３のオーバーエッチン
グで欠損した部分に多結晶シリコン１９を充填すること
ができる（ｇ）。

【００２４】そして前記の欠損部分を充填する多結晶シ
リコン１９を残して、その他の非晶質シリコン１７から
多結晶化により形成された多結晶シリコンの不要部分を
エッチングなどにより除去する。そしてスパッタ装置を
用いてＡｌ膜を約5000オングストローム程度成膜しこれ
をパターニングしてドレイン電極２１およびソース電極
２３を形成して、ｐ−ＳｉＴＦＴの主要部が完成する。

【００２５】このようにして形成されたｐ−ＳｉＴＦＴ
の品質について評価を行なったところ、ドレイン領域
９、ソース領域１１とドレイン電極２１、ソース電極２
３とのそれぞれのコンタクト不良による動作不良は、従
来の製造方法に係るｐ−ＳｉＴＦＴの場合が 8％程度で
あるのに対して本発明を用いたものの場合にはほとんど
皆無となることが確認された。またエッチング時間につ
いても、従来はオーバーエッチング量について多結晶シ
リコン層３の膜厚やゲート絶縁層５の膜厚や層間絶縁層
１３の膜厚などの諸条件による制約が大きくその最適設
定が極めて困難であったが、本発明によればそのオーバ
ーエッチングの誤差の許容範囲が大きく取れるので、ｐ
−ＳｉＴＦＴのコンタクトホール１５部分でのドレイン
領域９、ソース領域１１とドレイン電極２１、ソース電
極２３とのそれぞれの電気的接続を低劣化させることな
くコンタクトホール１５を穿設することができる。

【００２６】なお、本実施例では、非晶質シリコン１７
をコンタクトホール１５部分および層間絶縁層１３の上
を被覆するように基板ほぼ全面に堆積させコンタクトホ
ール１５部分を多結晶化した後そのコンタクトホール１
５部分を残してその他の不要な部分をエッチング除去し
たが、この非晶質シリコン１７はコンタクトホール１５
部分だけに選択的に堆積させてもよいことは言うまでも
ない。

【００２７】（実施例２）次に、本発明に係る第２の実
施例の製造方法を図３乃至図５に基づいて説明する。図
３乃至図５は本発明に係る第２の実施例の多結晶シリコ
ン薄膜トランジスタの製造方法を示す図である。この第
２の実施例はＬＤＤ構造を有するｎチャネルＭＯＳＦＥ
Ｔに本発明を適用したものであって、多結晶シリコン層
のドレイン領域およびソース領域を被覆してこれらがオ
ーバーエッチングされないように保護するエッチングス
トッパを形成したことをその主要技術とした一実施例で
ある。なお、図３乃至図５において、第１の実施例の図
１乃至図２に示した部位と同一の部位については同じ番
号を付して示している。

【００２８】まず、図３（ａ）に示すように、ＬＰ−Ｃ
ＶＤ装置を用いて絶縁性基板１上に多結晶シリコン層３
を成膜温度 620℃で約1000オングストローム成膜する。

【００２９】続いて、その多結晶シリコン層３を島状に
パターニングした後、その表層に酸化炉で熱酸化を行な
って約 700オングストロームのシリコン酸化膜を形成し
これをゲート絶縁層５とする。このとき多結晶シリコン
層３の厚さは約 650オングストローム程度に減少してい
る（ｂ）。

【００３０】続いて、そのゲート絶縁層５上にＬＰ−Ｃ
ＶＤ装置を用いて多結晶シリコン膜２５を 650℃で4000
オングストローム成膜し、これにイオン注入装置を用い
て加速電圧80ｋｅＶ、ドーズ量 1×10¹⁶個／ｃｍ² の条
件でＰ（燐）イオンを注入して低抵抗化する（ｃ）。

【００３１】そして低抵抗化された多結晶シリコン膜２
５をパターニングしてゲート電極７およびエッチングス
トッパ２７を形成する（ｄ）。

【００３２】続いて、ゲート電極７およびエッチングス
トッパ２７をマスクとして自己整合的にイオン注入装置
によりＡｓイオンをドーズ量 2×10¹²／ｃｍ² 、加速電
圧 170ｋｅＶで多結晶シリコン層３に注入する。このイ
オン注入はドレインを含むチャネル両脇部分にＬＤＤ
（Low Doped Drain ）２９を形成するための低濃度ドー
ピングである（ｅ）。

【００３３】ＬＰ−ＣＶＤ装置を用いてシリコン酸化膜
を 830℃で約5000オングストローム成膜し層間絶縁層１
３を形成する（ｆ）。

【００３４】そしてＲＩＥ装置を用いて、層間絶縁層１
３にコンタクトホール１５を穿設する。このときのエッ
チングは層間絶縁層１３を貫通してその下の多結晶シリ
コン膜からなるエッチングストッパ２７までオーバーエ
ッチングさせることができる。したがってこのエッチン
グストッパ２７の膜厚を十分に厚く設定しておけば、エ
ッチング深さの誤差を大きく取ることができるのでその
制御が簡易にできる。この第２の実施例においては、エ
ッチングストッパ２７の表層部分までオーバーエッチン
グの深さが達した場合を例示している（ｇ）。

【００３５】続いて、ＣＶＤ装置を用いてコンタクトホ
ール１５を通してエッチングストッパ２７をエッチング
して前記のコンタクトホール１５をさらに深く掘り下げ
てゲート絶縁層５まで到達させる。このときのＣＤＥに
よるエッチングは多結晶シリコン膜からなるエッチング
ストッパ２７でのエッチング速度は比較的高く、かつ緻
密な膜質のシリコン熱酸化膜からなるゲート絶縁層５で
は比較的低いので、困難なくエッチングストッパを選択
的にエッチングすることができる（ｈ）。

【００３６】続いて、コンタクトホール１５を通して多
結晶シリコン層３に不純物としてＡｓイオンをドーズ量
3×10¹⁵／ｃｍ² 、加速電圧 170ｋＶで注入して、ドレ
イン領域９およびソース領域１１を形成する。そして 8
00℃・ 1.5時間の熱処理を施して不純物Ａｓの活性化を
行なう（ｉ）。

【００３７】続いてＲＩＥ装置を用いてゲート絶縁層５
をエッチング除去する。このゲート絶縁層５のエッチン
グ除去はＲＩＥ（反応性イオンエッチング）を用いてい
るので選択性の高いエッチングガスを用いてゲート絶縁
層５を選択的に除去することができ、その下層の多結晶
シリコン層３の表面をほとんどオーバーエッチングする
ことなく露出させることができる（ｊ）。

【００３８】続いてゲート用コンタクトホール３１をＲ
ＩＥ装置を用いたエッチングにより穿設する（ｋ）。

【００３９】そしてスパッタ装置を用いてＡｌ膜を約50
00オングストローム成膜しこれをパターニングしてドレ
イン電極２１およびソース電極２３およびゲート引出し
電極３３を形成して、ｐ−ＳｉＴＦＴの主要部が完成す
る（ｌ）。

【００４０】このようにして形成されたｐ−ＳｉＴＦＴ
の品質について評価を行なったところ、ドレイン領域
９、ソース領域１１とドレイン電極２１、ソース電極２
３とのそれぞれのコンタクト不良による動作不良は、従
来の製造方法に係るｐ−ＳｉＴＦＴの場合が 8％程度で
あるのに対して本発明を用いたものの場合にはほとんど
皆無となることが確認された。

【００４１】またエッチング時間についても、従来はオ
ーバーエッチング量について多結晶シリコン層３の膜厚
やゲート絶縁層５の膜厚や層間絶縁層１３の膜厚などの
諸条件による制約が大きくその最適設定が極めて困難で
あったが、本発明によればそのオーバーエッチングの誤
差の許容範囲が大きく取れるので、ｐ−ＳｉＴＦＴのコ
ンタクトホール１５部分でのドレイン領域９、ソース領
域１１とドレイン電極２１、ソース電極２３とのそれぞ
れの電気的接続を低劣化させることなくコンタクトホー
ル１５を穿設することができる。

【００４２】

【発明の効果】以上、詳細な説明で明示したように、本
発明の製造方法によれば、ｐ−ＳｉＴＦＴの多結晶シリ
コン層のソース領域・ドレイン領域とソース電極・ドレ
イン電極との十分な電気的コンタクトを実現して動作特
性の良好なｐ−ＳｉＴＦＴを実現することができる。

【図面の簡単な説明】

【図１】第１の実施例の製造方法を示す図。

【図２】第１の実施例の製造方法を示す図。

【図３】第２の実施例の製造方法を示す図。

【図４】第２の実施例の製造方法を示す図。

【図５】第２の実施例の製造方法を示す図。

【符号の説明】

１…絶縁性基板、３…多結晶シリコン層、５…ゲート絶
縁層、７…ゲート電極、９…ドレイン領域、１１…ソー
ス領域、１３…層間絶縁層、１５…コンタクトホール、
１７…非晶質シリコン、１９…多結晶シリコン、２１…
ドレイン電極、２３…ソース電極、２５…多結晶シリコ
ン膜、２７…エッチングストッパ、２９…ＬＤＤ、３１
…ゲート用コンタクトホール、３３…ゲート引出し電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/28 ３０１ Ｃ 7376−4Ｍ 29/40 Ａ 7376−4Ｍ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に多結晶シリコン層を形成
   する工程と、 前記多結晶シリコン層上にゲート絶縁層を形成する工程
   と、 前記ゲート絶縁層上にゲート電極を形成する工程と、 前記ゲート絶縁層および前記ゲート電極を被覆する層間
   絶縁層を形成する工程と、 前記層間絶縁層にその表面から少なくとも前記多結晶シ
   リコン層のドレイン領域およびソース領域に到達する異
   方性エッチングを施してコンタクトホールを穿設する工
   程と、 前記コンタクトホールを穿設する際にエッチング除去さ
   れた前記多結晶シリコン層の部分に非晶質シリコンを堆
   積し該非晶質シリコンを多結晶化させることにより前記
   エッチング除去された部分に多結晶シリコンを充填する
   ことを特徴とする多結晶シリコン薄膜トランジスタの製
   造方法。
2. 【請求項２】 絶縁性基板上に多結晶シリコン層を形成
   する工程と、 前記多結晶シリコン層上にゲート絶縁層を形成する工程
   と、 前記ゲート絶縁層上に多結晶シリコンを材料としてゲー
   ト電極を形成するとともに、該ゲート電極と同層に同じ
   材料を用いて該ゲート電極の両脇のドレイン領域および
   ソース領域となる部分を被覆するエッチングストッパを
   形成する工程と、 前記ゲート電極および前記エッチン
   グストッパおよび前記ゲート絶縁層を被覆する層間絶縁
   層を形成する工程と、 異方性エッチングにより前記層間絶縁層にエッチングを
   施して該層間絶縁層の表面から前記エッチングストッパ
   に到達する第１の深さにコンタクトホールを穿設する工
   程と、 前記コンタクトホールを通して露出した前記エッチング
   ストッパを除去して、前記コンタクトホールの深さを前
   記ゲート絶縁層に到達する第２の深さに穿設する工程
   と、 前記コンタクトホールを通して前記多結晶シリコン層に
   前記ゲート絶縁層を介して不純物イオンを注入しドレイ
   ン領域およびソース領域を形成する工程と、 前記ドレイン領域および前記ソース領域に対応する前記
   ゲート絶縁層を部分的に除去して前記多結晶シリコン層
   の表面に到達する第３の深さに前記コンタクトホールを
   穿設し該コンタクトホールを通して前記ドレイン領域お
   よび前記ソース領域を露出させる工程と、 前記コンタクトホールを通して露出した前記ドレイン領
   域および前記ソース領域に接続するドレイン電極および
   ソース電極を形成する工程とを具備することを特徴とす
   る多結晶シリコン薄膜トランジスタの製造方法。